Intel Cyclone 10 기본 부동 소수점 DSP FPGA IP
Intel® Cyclone® 10 GX 기본 부동 소수점 DSP Intel® FPGA IP 사용자 가이드
Intel® Cyclone® 10 GX 기본 부동 소수점 DSP Intel® FPGA IP 매개변수화
다양한 매개변수를 선택하여 설계에 적합한 IP 코어를 생성하세요.
- Intel® Quartus® Prime Pro Edition에서 Intel Cyclone® 10 GX 장치를 대상으로 하는 새 프로젝트를 만듭니다.
- IP 카탈로그에서 라이브러리 ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP를 클릭합니다.
Intel Cyclone 10 GX 기본 부동 소수점 DSP IP 코어 IP 매개변수 편집기가 열립니다. - 새 IP 변형 대화 상자에서 엔터티 이름을 입력하고 확인을 클릭합니다.
- 매개변수에서 DSP 템플릿을 선택하고 View IP 코어에 대해 원하는
- DSP 블록에서 View, 각 유효한 레지스터의 클럭을 토글하거나 재설정합니다.
- 곱셈 추가 또는 벡터 모드 1의 경우 GUI에서 체인 인 멀티플렉서를 클릭하여 체인 인 포트 또는 Ax 포트에서 입력을 선택합니다.
- 덧셈이나 뺄셈을 선택하려면 GUI에서 Adder 기호를 클릭하세요.
- 체인아웃 포트를 활성화하려면 GUI에서 체인아웃 멀티플렉서를 클릭하세요.
- HDL 생성을 클릭합니다.
- 마침을 클릭합니다.
Intel Cyclone 10 GX 기본 부동 소수점 DSP Intel FPGA IP 매개변수
표 1. 매개변수
| 매개변수 | 값 | 기본값 | 설명 |
| DSP 템플릿 | 곱하다 추가하다
곱하기 더하기 곱하기 누적 벡터 모드 1 벡터 모드 2 |
곱하다 | DSP 블록에 대해 원하는 작동 모드를 선택합니다.
선택한 작업이 DSP 블록 View. |
| View | 레지스터 활성화 레지스터 지우기 | 등록 활성화 | 레지스터에 대한 클럭킹 체계 또는 재설정 체계를 선택하는 옵션 view. 선택한 작업이 DSP 블록 View. |
| 계속되는… | |||
| 매개변수 | 값 | 기본값 | 설명 |
| 선택하다 등록 활성화 ~을 위한 DSP 블록 View 레지스터 클로킹 방식을 표시합니다. 이 페이지에서 각 레지스터의 클럭을 변경할 수 있습니다. view.
선택하다 등록 삭제 ~을 위한 DSP 블록 View 레지스터 재설정 방식을 표시합니다. 켜다 싱글 클리어 사용 레지스터 재설정 방식을 변경합니다. |
|||
| 싱글 클리어 사용 | 켜기 또는 끄기 | 끄다 | 단일 재설정으로 DSP 블록의 모든 레지스터를 재설정하려면 이 매개변수를 켜십시오. 다른 재설정 포트를 사용하여 레지스터를 재설정하려면 이 매개변수를 끄십시오.
출력 레지스터에서 0을 지우려면 켜십시오. 출력 레지스터의 클리어 1을 위해 꺼집니다. 클리어 0 입력 레지스터의 경우 aclr[0]을 사용합니다. 신호. 클리어 1 출력 및 파이프라인 레지스터 사용 aclr[1] 신호. 모든 입력 레지스터는 aclr[0] 재설정 신호를 사용합니다. 모든 출력 및 파이프라인 레지스터는 aclr[1] 재설정 신호를 사용합니다. |
| 디에스피(DSP) View 차단하다. | |||
| 멀티플렉서에 있는 사슬 (14) | 켜기 끄기 | 장애를 입히다 | 체인인을 활성화하려면 멀티플렉서를 클릭하세요.
포트. |
| 체인 아웃 멀티플렉서 (12) | 활성화, 비활성화 | 장애를 입히다 | 체인아웃을 활성화하려면 멀티플렉서를 클릭하세요.
포트. |
| 애더 (13) | +
– |
+ | 클릭하세요 가산기 덧셈 또는 뺄셈 모드를 선택하는 기호입니다. |
| 시계 등록
• ax_clock (2) • ay_clock (3) • az_clock (4) • mult_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clock (10) • 출력_시계(11) • 누적_시계(1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8) |
없음 시계 0
시계 1 시계 2 |
시계 0 | 레지스터를 우회하려면 레지스터 클럭을 없음.
레지스터 시계를 다음으로 전환합니다. • 시계 0 clk[0] 신호를 클럭 소스로 사용하려면 • 시계 1 clk[1] 신호를 클럭 소스로 사용하려면 • 시계 2 clk[2] 신호를 클럭 소스로 사용하려면 선택한 경우에만 이 설정을 변경할 수 있습니다. 등록 활성화 in View 매개변수. |
그림 1. DSP 블록 View
표 2. DSP 템플릿
| DSP 템플릿 | 설명 |
| 곱하다 | 단정밀도 곱셈 연산을 수행하고 다음 방정식을 적용합니다.
• 밖 = Ay * Az |
| 추가하다 | 단정밀도 덧셈 또는 뺄셈 연산을 수행하고 다음 방정식을 적용합니다.
• 아웃 = Ay + 도끼 • 아웃 = Ay – 도끼 |
| 곱하기 더하기 | 이 모드는 단정밀도 곱셈과 덧셈 또는 뺄셈 연산을 수행하고 다음 방정식을 적용합니다.
• Out = (Ay * Az) – 체인인 • 아웃 = (Ay * Az) + 체인인 • 아웃 = (Ay * Az) – 도끼 • 아웃 = (Ay * Az) + 도끼 |
| 곱하기 누적 | 부동 소수점 곱셈을 수행한 후 이전 곱셈 결과와 부동 소수점 덧셈 또는 뺄셈을 수행하고 다음 방정식을 적용합니다.
• Out(t) = [Ay(t) * Az(t)] – 누적시 Out(t-1) 신호가 높게 구동됩니다. • 누산 포트가 하이로 구동되는 경우 Out(t) = [Ay(t) * Az(t)] + Out(t-1)입니다. • Out(t) = Ay(t) * Az(t) 누적 포트가 로우로 구동되는 경우. |
| 벡터 모드 1 | 이전 변수 DSP 블록의 chainin 입력을 사용하여 부동 소수점 곱셈과 부동 소수점 덧셈 또는 뺄셈을 수행하고 다음 방정식을 적용합니다. |
| 계속되는… | |
| DSP 템플릿 | 설명 |
| • Out = (Ay * Az) – 체인인
• 아웃 = (Ay * Az) + 체인인 • 아웃 = (Ay * Az) , 체인아웃 = Ax |
|
| 벡터 모드 2 | IP 코어가 곱셈 결과를 체인아웃에 직접 공급하는 부동 소수점 곱셈을 수행합니다. 그런 다음 IP 코어는 입력 Ax의 이전 가변 DSP 블록에서 chainin 입력을 출력 결과로 더하거나 뺍니다.
이 모드는 다음 방정식을 적용합니다. • 아웃 = Ax – 체인인, 체인아웃 = Ay * Az • 아웃 = Ax + 체인인, 체인아웃 = Ay * Az • 아웃 = Ax , 체인아웃 = Ay * Az |
Intel Cyclone 10 GX 기본 부동 소수점 DSP Intel FPGA IP 신호
그림 2. Intel Cyclone 10 GX 기본 부동 소수점 DSP Intel FPGA IP 신호
그림은 IP 코어의 입력 및 출력 신호를 보여줍니다.
표 3. Intel Cyclone 10 GX 기본 부동 소수점 DSP Intel FPGA IP 입력 신호
| 신호 이름 | 유형 | 너비 | 기본 | 설명 |
| 도끼[31:0] | 입력 | 32 | 낮은 | 승수에 데이터 버스를 입력합니다. 가능:
• 모드 추가 • 체인인 및 체인아웃 기능이 없는 곱셈-덧셈 모드 • 벡터 모드 1 • 벡터 모드 2 |
| 응[31:0] | 입력 | 32 | 낮은 | 승수에 데이터 버스를 입력합니다.
모든 부동 소수점 작동 모드에서 사용할 수 있습니다. |
| az[31:0] | 입력 | 32 | 낮은 | 승수에 데이터 버스를 입력합니다. 가능:
• 곱하기 • 곱하기 더하기 • 곱셈 누적 • 벡터 모드 1 • 벡터 모드 2 |
| 연쇄[31:0] | 입력 | 32 | 낮은 | 이러한 신호를 이전 부동 소수점 DSP IP 코어의 체인아웃 신호에 연결합니다. |
| 클락[2:0] | 입력 | 3 | 낮은 | 모든 레지스터에 대해 클럭 신호를 입력합니다.
이러한 클럭 신호는 입력 레지스터, 파이프라인 레지스터 또는 출력 레지스터 중 하나가 다음으로 설정된 경우에만 사용할 수 있습니다. 시계 0 or 시계 1 or 시계 2. |
| 에나[2:0] | 입력 | 3 | 높은 | clk[2:0]에 대한 클록 활성화. 이 신호는 활성-높음입니다.
• ena[0]은 다음을 위한 것입니다. 시계 0 • ena[1]은 다음을 위한 것입니다. 시계 1 • ena[2]은 다음을 위한 것입니다. 시계 2 |
| aclr[1:0] | 입력 | 2 | 낮은 | 모든 레지스터에 대한 비동기식 클리어 입력 신호. 이 신호는 액티브 하이입니다.
사용 aclr[0] 모든 입력 레지스터 및 사용에 대해 aclr[1] 모든 파이프라인 및 출력 레지스터에 대해. |
| 모으다 | 입력 | 1 | 낮은 | 어큐뮬레이터 기능을 활성화하거나 비활성화하는 입력 신호입니다.
• 이 신호를 활성화하여 가산기의 출력 피드백을 활성화합니다. • 피드백 메커니즘을 비활성화하려면 이 신호를 해제하십시오. 런타임 중에 이 신호를 표명하거나 표명 해제할 수 있습니다. 곱하기 누적 모드에서 사용할 수 있습니다. |
| 체인아웃[31:0] | 산출 | 32 | — | 이러한 신호를 다음 부동 소수점 DSP IP 코어의 체인 신호에 연결합니다. |
| 결과[31:0] | 산출 | 32 | — | IP 코어의 출력 데이터 버스. |
문서 개정 내역
Intel Cyclone 10 GX 기본 부동 소수점 DSP Intel FPGA IP 사용자 가이드의 변경 사항
| 날짜 | 버전 | 변화 |
| 2017년 XNUMX월 | 2017.11.06 | 최초 출시. |
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문서 / 리소스
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