Intel Cyclone 10 Native FloatingPoint DSP FPGA IP

Intel® Cyclone® 10 GX Native Floating-Point DSP Užívateľská príručka Intel® FPGA IP

Parametrizácia Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP

Vyberte rôzne parametre na vytvorenie jadra IP vhodného pre váš návrh.

1. V Intel® Quartus® Prime Pro Edition vytvorte nový projekt zameraný na zariadenie Intel Cyclone® 10 GX.
2. V katalógu IP kliknite na Knižnica ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
   Otvorí sa editor parametrov Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP.
3. V dialógovom okne Nová variácia IP zadajte názov entity a kliknite na tlačidlo OK.
4. V časti Parametre vyberte šablónu DSP a View ktoré chcete pre svoje jadro IP
5. V bloku DSP View, prepínať hodiny alebo resetovať každý platný register.
6. Pre Multiply Add alebo Vector Mode 1 kliknite na Chain In multiplexer v GUI a vyberte vstup z chainin portu alebo Ax portu.
7. Kliknutím na symbol sčítačky v GUI vyberte sčítanie alebo odčítanie.
8. Kliknutím na multiplexer Chain Out v GUI povolíte reťazový port.
9. Kliknite na Generovať HDL.
10. Kliknite na tlačidlo Dokončiť.

Intel Cyclone 10 GX Native Floating-Point DSP Parametre IP Intel FPGA
Tabuľka 1. Parametre

Parameter	Hodnota	Predvolená hodnota	Popis
Šablóna DSP	Vynásobte Pridať Násobiť Pridať Násobiť Akumulovať vektorový režim 1 Vektorový režim 2	Vynásobte	Vyberte požadovaný prevádzkový režim pre blok DSP. Zvolená operácia sa prejaví v Blok DSP View.
View	Register Umožňuje vymazanie registra	Registrácia Povolí	Možnosti výberu schémy taktovania alebo resetovania schémy pre registre view. Zvolená operácia sa prejaví v Blok DSP View.
pokračovanie…

Parameter	Hodnota	Predvolená hodnota	Popis
			Vyberte Registrácia Povolí pre Blok DSP View zobraziť schému taktovania registrov. V tomto môžete zmeniť hodiny pre každý z registrov view. Vyberte Registrácia sa vymaže pre Blok DSP View zobraziť schému resetovania registrov. Zapnúť Použite Single Clear zmeniť schému resetovania registrov.
Použite Single Clear	Zapnuté alebo vypnuté	Vypnuté	Zapnite tento parameter, ak chcete, aby jeden reset vynuloval všetky registre v bloku DSP. Vypnite tento parameter, ak chcete použiť rôzne resetovacie porty na resetovanie registrov. Zapnite pre vymazanie 0 na výstupnom registri; vypnite pre vymazanie 1 na výstupnom registri. Jasné 0 pre vstupné registre používa aclr[0] signál. Jasné 1 na použitie výstupných a potrubných registrov aclr[1] signál. Všetky vstupné registre používajú resetovací signál aclr[0]. Všetky výstupné a pipeline registre používajú resetovací signál aclr[1].
DSP View Blokovať.
Reťazový multiplexer (14)	Povoliť zakázať	Zakázať	Kliknutím na multiplexer povolíte reťazenie prístav.
Chain Out multiplexer (12)	Zakázané Povolené	Zakázať	Kliknutím na multiplexor povolíte reťazenie prístav.
Sčítačka (13)	+ –	+	Kliknite na Adder symbol na výber režimu sčítania alebo odčítania.
Registrácia hodín • ax_clock (2) • ay_clock (3) • az_clock (4) • multi_pipeline_cloc k(5) • ax_chainin_pl_clock k (7) • adder_input_clock (9) • adder_input_2_clock ck (10) • output_clock (11) • akumulovať_hodiny (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8)	žiadne Hodiny 0 Hodiny 1 Hodiny 2	Hodiny 0	Ak chcete obísť ktorýkoľvek register, prepnite hodiny registra na žiadne. Prepnite hodiny registra na: •    Hodiny 0 použiť signál clk[0] ako zdroj hodín •    Hodiny 1 použiť signál clk[1] ako zdroj hodín •    Hodiny 2 použiť signál clk[2] ako zdroj hodín Tieto nastavenia môžete zmeniť iba pri výbere Registrácia Povolí in View parameter.

Obrázok 1. Blok DSP View

Tabuľka 2. Šablóny DSP

Šablóny DSP	Popis
Vynásobte	Vykoná operáciu jednoduchého násobenia s presnosťou a použije nasledujúcu rovnicu: • Out = Ay * Az
Pridať	Vykonáva operáciu jednoduchého sčítania alebo odčítania a aplikuje nasledujúce rovnice:. • Out = Ay + Ax • Out = Ay – Ax
Násobiť Pridať	Tento režim vykonáva jednoduché násobenie s presnosťou, po ktorom nasledujú operácie sčítania alebo odčítania a aplikuje sa nasledujúce rovnice. • Out = (Ay * Az) – reťazenie • Out = (Ay * Az) + reťazenie • Out = (Ay * Az) – Ax • Out = (Ay * Az) + Ax
Násobiť Akumulovať	Vykoná násobenie s pohyblivou rádovou čiarkou, po ktorom nasleduje sčítanie alebo odčítanie s pohyblivou rádovou čiarkou s predchádzajúcim výsledkom násobenia a použije nasledujúce rovnice: • Out(t) = [Ay(t) * Az(t)] – Out (t-1) pri akumulácii signál je vedený vysoko. • Out(t) = [Ay(t) * Az(t)] + Out (t-1), keď je akumulačný port nastavený na vysokú úroveň. • Out(t) = Ay(t) * Az(t), keď je akumulačný port znížený.
Vektorový režim 1	Vykoná násobenie s pohyblivou rádovou čiarkou, po ktorom nasleduje sčítanie alebo odčítanie s pohyblivou rádovou čiarkou s reťazovým vstupom z predchádzajúceho premenného bloku DSP a aplikuje nasledujúce rovnice:.
pokračovanie…

Šablóny DSP	Popis
	• Out = (Ay * Az) – reťazenie • Out = (Ay * Az) + reťazenie • Out = (Ay * Az) , reťazec = Ax
Vektorový režim 2	Vykonáva násobenie s pohyblivou rádovou čiarkou, kde jadro IP dodáva výsledok násobenia priamo do reťaze. IP jadro potom pridáva alebo odčítava reťazený vstup z predchádzajúceho variabilného DSP bloku od vstupu Ax ako výstupný výsledok. Tento režim používa nasledujúce rovnice: • Out = Ax – reťazenie , reťazenie = Ay * Az • Out = Ax + reťazenie , reťazenie = Ay * Az • Out = Ax , reťazec = Ay * Az

Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP signály

Obrázok 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP signály
Na obrázku sú znázornené vstupné a výstupné signály jadra IP.

Tabuľka 3. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP vstupné signály

Názov signálu	Typ	šírka	Predvolené	Popis
sekera[31:0]	Vstup	32	Nízka	Vstupná dátová zbernica do multiplikátora. Dostupné v: • Pridať režim • Režim Multiply-Add bez funkcie reťazenia a reťazenia • Vektorový režim 1 • Vektorový režim 2
ay[31:0]	Vstup	32	Nízka	Vstupná dátová zbernica do multiplikátora. Dostupné vo všetkých prevádzkových režimoch s pohyblivou rádovou čiarkou.
az[31:0]	Vstup	32	Nízka	Vstupná dátová zbernica do multiplikátora. Dostupné v: • Násobiť • Násobiť Pridať • Násobiť Akumulovať • Vektorový režim 1 • Vektorový režim 2
spútaný[31:0]	Vstup	32	Nízka	Pripojte tieto signály k reťazovým signálom z predchádzajúceho jadra DSP IP s pohyblivou rádovou čiarkou.
clk[2:0]	Vstup	3	Nízka	Vstupné hodinové signály pre všetky registre. Tieto hodinové signály sú dostupné len vtedy, ak je nastavený niektorý zo vstupných registrov, registrov potrubia alebo výstupných registrov Hodiny 0 or Hodiny 1 or Hodiny 2.
ena[2:0]	Vstup	3	Vysoká	Aktivácia hodín pre clk[2:0]. Tieto signály sú aktívne – vysoké. • ena[0] je pre Hodiny 0 • ena[1] je pre Hodiny 1 • ena[2] je pre Hodiny 2
aclr[1:0]	Vstup	2	Nízka	Asynchrónne čisté vstupné signály pre všetky registre. Tieto signály sú aktívne-vysoké. Použite aclr[0] pre všetky vstupné registre a použitie aclr[1] pre všetky pipeline a výstupné registre.
hromadiť	Vstup	1	Nízka	Vstupný signál na zapnutie alebo vypnutie funkcie akumulátora. • Aktivujte tento signál, aby ste umožnili spätnú väzbu výstupu sčítačky. • Deaktivovaním tohto signálu deaktivujete mechanizmus spätnej väzby. Tento signál môžete potvrdiť alebo zrušiť počas behu. Dostupné v režime Multiply Accumulate.
reťaz [31:0]	Výstup	32	—	Pripojte tieto signály k reťazeným signálom ďalšieho jadra DSP IP s pohyblivou rádovou čiarkou.
výsledok[31:0]	Výstup	32	—	Výstupná dátová zbernica z jadra IP.

História revízií dokumentu

Zmeny v používateľskej príručke Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP

Dátum	Verzia	Zmeny
november 2017	2017.11.06	Prvotné uvoľnenie.

Intel Corporation. Všetky práva vyhradené. Intel, logo Intel a ďalšie značky Intel sú ochranné známky spoločnosti Intel Corporation alebo jej dcérskych spoločností. Spoločnosť Intel zaručuje výkon svojich FPGA a polovodičových produktov podľa aktuálnych špecifikácií v súlade so štandardnou zárukou spoločnosti Intel, ale vyhradzuje si právo kedykoľvek bez upozornenia zmeniť akékoľvek produkty a služby. Spoločnosť Intel nepreberá žiadnu zodpovednosť ani zodpovednosť vyplývajúcu z aplikácie alebo používania akýchkoľvek informácií, produktov alebo služieb opísaných v tomto dokumente, s výnimkou prípadov, keď to spoločnosť Intel výslovne písomne ​​odsúhlasí. Zákazníkom spoločnosti Intel sa odporúča získať najnovšiu verziu špecifikácií zariadení skôr, ako sa budú spoliehať na akékoľvek zverejnené informácie a pred zadaním objednávky produktov alebo služieb. *Iné názvy a značky môžu byť majetkom iných.

Dokumenty / zdroje

Intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdf] Používateľská príručka Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP

Referencie

• Používateľská príručka