intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native peldošā punkta DSP Intel® FPGA IP lietotāja rokasgrāmata
Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP parametru noteikšana
Atlasiet dažādus parametrus, lai izveidotu savam dizainam piemērotu IP kodolu.
- Programmā Intel® Quartus® Prime Pro Edition izveidojiet jaunu projektu, kura mērķis ir Intel Cyclone® 10 GX ierīce.
- IP katalogā noklikšķiniet uz Bibliotēka ➤ DSP ➤ Primitīvais DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Tiek atvērts Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP parametru redaktors. - Dialoglodziņā Jauns IP variants ievadiet entītijas nosaukumu un noklikšķiniet uz Labi.
- Sadaļā Parametri atlasiet DSP veidni un View vēlaties savam IP kodolam
- DSP blokā View, pārslēdziet pulksteni vai atiestatiet katru derīgo reģistru.
- Reizināšanas pievienošanas vai vektora režīma 1. režīmā noklikšķiniet uz Chain In multipleksora GUI, lai atlasītu ievadi no ķēdes pieslēgvietas vai Ax porta.
- GUI noklikšķiniet uz summas simbola, lai atlasītu saskaitīšanu vai atņemšanu.
- GUI noklikšķiniet uz Chain Out multipleksora, lai iespējotu ķēdes izslēgšanas portu.
- Noklikšķiniet uz Ģenerēt HDL.
- Noklikšķiniet uz Pabeigt.
Intel Cyclone 10 GX Native peldošā punkta DSP Intel FPGA IP parametri
1. tabula. Parametri
| Parametrs | Vērtība | Noklusējuma vērtība | Apraksts |
| DSP veidne | Pavairot Pievienot
Reizināt Pievienot Reizināt Uzkrāt vektoru režīms 1 2. vektoriālais režīms |
Pavairot | Izvēlieties vēlamo DSP bloka darbības režīmu.
Izvēlētā darbība ir atspoguļota DSP bloks View. |
| View | Reģistrēties Iespējo reģistra notīrīšanu | Reģistrēties Iespējo | Iespējas izvēlēties pulksteņa shēmu vai atiestatīt reģistru shēmu view. Izvēlētā darbība ir atspoguļota DSP bloks View. |
| turpinājums… | |||
| Parametrs | Vērtība | Noklusējuma vērtība | Apraksts |
| Izvēlieties Reģistrēties Iespējo priekš DSP bloks View lai parādītu reģistru pulksteņa shēmu. Šajā sadaļā varat mainīt katra reģistra pulksteņus view.
Izvēlieties Reģistrs notīra priekš DSP bloks View lai parādītu reģistru atiestatīšanas shēmu. Ieslēdziet Izmantojiet Single Clear lai mainītu reģistru atiestatīšanas shēmu. |
|||
| Izmantojiet Single Clear | Ieslēgt vai izslēgt | Izslēgts | Ieslēdziet šo parametru, ja vēlaties vienu atiestatīšanu, lai atiestatītu visus reģistrus DSP blokā. Izslēdziet šo parametru, lai reģistru atiestatīšanai izmantotu dažādus atiestatīšanas portus.
Ieslēdziet, lai izvades reģistrā būtu skaidrs 0; izslēdziet, lai izvades reģistrā būtu skaidrs 1. Skaidrs 0 ievades reģistriem izmanto aclr[0] signāls. Skaidrs 1 izvades un cauruļvadu reģistru izmantošanai aclr[1] signāls. Visi ievades reģistri izmanto aclr[0] atiestatīšanas signālu. Visi izvades un konveijera reģistri izmanto aclr[1] atiestatīšanas signālu. |
| DSP View Bloķēt. | |||
| Multipleksera ķēde (14) | Atļaut liegt | Atspējot | Noklikšķiniet uz multipleksora, lai iespējotu ķēdi
osta. |
| Ķēdes izejas multiplekseris (12) | Atspējot Iespējot | Atspējot | Noklikšķiniet uz multipleksora, lai iespējotu ķēdes pārtraukšanu
osta. |
| Papildinātājs (13) | +
– |
+ | Noklikšķiniet uz Papildinātājs simbols, lai izvēlētos saskaitīšanas vai atņemšanas režīmu. |
| Reģistrēties Pulkstenis
• ax_clock (2) • ay_clock (3) • az_clock (4) • mult_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clo ck (10) • output_clock (11) • Uzkrāt_pulkstenis (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8) |
Nav Pulkstenis 0
Pulkstenis 1 Pulkstenis 2 |
Pulkstenis 0 | Lai apietu jebkuru reģistru, pārslēdziet reģistra pulksteni uz Nav.
Pārslēgt reģistra pulksteni uz: • Pulkstenis 0 lai izmantotu signālu clk[0] kā pulksteņa avotu • Pulkstenis 1 lai izmantotu signālu clk[1] kā pulksteņa avotu • Pulkstenis 2 lai izmantotu signālu clk[2] kā pulksteņa avotu Šos iestatījumus var mainīt tikai atlasot Reģistrēties Iespējo in View parametrs. |
1. attēls. DSP bloks View
2. tabula. DSP veidnes
| DSP veidnes | Apraksts |
| Pavairot | Veic vienu precīzas reizināšanas darbību un izmanto šādu vienādojumu:
• Out = Ay * Az |
| Pievienot | Veic vienu precizitātes saskaitīšanas vai atņemšanas darbību un piemēro šādus vienādojumus:.
• Out = Ay + Ax • Out = Ay – Ax |
| Reizināt Pievienot | Šajā režīmā tiek veikta vienreizēja precīza reizināšana, kam seko saskaitīšanas vai atņemšanas darbības, un tiek lietoti šādi vienādojumi.
• Out = (Ay * Az) – ķēde • Out = (Ay * Az) + ķēde • Out = (Ay * Az) – Ax • Out = (Ay * Az) + Ax |
| Reizināt Uzkrāt | Veic peldošā komata reizināšanu, kam seko peldošā komata saskaitīšana vai atņemšana ar iepriekšējo reizināšanas rezultātu, un piemēro šādus vienādojumus:
• Out(t) = [Ay(t) * Az(t)] — Out (t-1), kad uzkrājas signāls tiek virzīts augstu. • Out(t) = [Ay(t) * Az(t)] + Out (t-1), kad akumulācijas ports ir paaugstināts. • Out(t) = Ay(t) * Az(t), kad uzkrāšanās ports ir zems. |
| 1. vektoriālais režīms | Veic peldošā komata reizināšanu, kam seko peldošā komata saskaitīšana vai atņemšana ar ķēdes ievadi no iepriekšējā mainīgā DSP bloka un piemēro šādus vienādojumus:. |
| turpinājums… | |
| DSP veidnes | Apraksts |
| • Out = (Ay * Az) – ķēde
• Out = (Ay * Az) + ķēde • Out = (Ay * Az) , ķēdes izslēgšana = Ax |
|
| 2. vektoriālais režīms | Veic peldošā komata reizināšanu, ja IP kodols padod reizināšanas rezultātu tieši ķēdes izslēgšanai. Pēc tam IP kodols pievieno vai atņem ķēdes ievadi no iepriekšējā mainīgā DSP bloka no ievades Ax kā izvades rezultātu.
Šis režīms piemēro šādus vienādojumus: • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax , chainout = Ay * Az |
Intel Cyclone 10 GX vietējie peldošā punkta DSP Intel FPGA IP signāli
2. attēls. Intel Cyclone 10 GX Native peldošā punkta DSP Intel FPGA IP signāli
Attēlā parādīti IP kodola ieejas un izejas signāli.
3. tabula. Intel Cyclone 10 GX Native peldošā punkta DSP Intel FPGA IP ievades signāli
| Signāla nosaukums | Tips | Platums | Noklusējums | Apraksts |
| cirvis[31:0] | Ievade | 32 | Zems | Ievadiet datu kopni reizinātājam. Pieejams:
• Pievienošanas režīms • Multiply-Add režīms bez ķēdes pievienošanas un izslēgšanas funkcijas • 1. vektoriālais režīms • 2. vektoriālais režīms |
| jā[31:0] | Ievade | 32 | Zems | Ievadiet datu kopni reizinātājam.
Pieejams visos peldošā komata darbības režīmos. |
| az[31:0] | Ievade | 32 | Zems | Ievadiet datu kopni reizinātājam. Pieejams:
• Pavairot • Reizināt Pievienot • Reizināt Uzkrāt • 1. vektoriālais režīms • 2. vektoriālais režīms |
| ķēde[31:0] | Ievade | 32 | Zems | Savienojiet šos signālus ar ķēdes izslēgšanas signāliem no iepriekšējā peldošā komata DSP IP kodola. |
| clk[2:0] | Ievade | 3 | Zems | Ievadiet pulksteņa signālus visiem reģistriem.
Šie pulksteņa signāli ir pieejami tikai tad, ja kāds no ievades reģistriem, konveijera reģistriem vai izvades reģistriem ir iestatīts uz Pulkstenis0 or Pulkstenis1 or Pulkstenis2. |
| ē[2:0] | Ievade | 3 | Augsts | Pulksteņa iespējošana clk[2:0]. Šie signāli ir aktīvi — augsts.
• ena[0] ir paredzēts Pulkstenis0 • ena[1] ir paredzēts Pulkstenis1 • ena[2] ir paredzēts Pulkstenis2 |
| aclr[1:0] | Ievade | 2 | Zems | Asinhroni skaidri ieejas signāli visiem reģistriem. Šie signāli ir aktīvi-augsti.
Izmantot aclr[0] visiem ievades reģistriem un lietošanai aclr[1] visiem konveijera un izvades reģistriem. |
| uzkrāties | Ievade | 1 | Zems | Ievades signāls, lai iespējotu vai atspējotu akumulatora funkciju.
• Aktivizējiet šo signālu, lai iespējotu atgriezenisko saiti summera izvadē. • Atceliet šī signāla apstiprinājumu, lai atspējotu atgriezeniskās saites mehānismu. Jūs varat apstiprināt vai atcelt šo signālu izpildes laikā. Pieejams Multiply Accumulate režīmā. |
| ķēdes izslēgšana[31:0] | Izvade | 32 | — | Savienojiet šos signālus ar nākamā peldošā komata DSP IP kodola ķēdes signāliem. |
| rezultāts[31:0] | Izvade | 32 | — | Izvades datu kopne no IP kodola. |
Dokumentu pārskatīšanas vēsture
Izmaiņas Intel Cyclone 10 GX Native peldošā punkta DSP Intel FPGA IP lietotāja rokasgrāmatā
| Datums | Versija | Izmaiņas |
| 2017. gada novembris | 2017.11.06 | Sākotnējā izlaišana. |
Intel korporācija. Visas tiesības aizsargātas. Intel, Intel logotips un citas Intel preču zīmes ir Intel Corporation vai tās meitasuzņēmumu preču zīmes. Intel garantē savu FPGA un pusvadītāju produktu veiktspēju atbilstoši pašreizējām specifikācijām saskaņā ar Intel standarta garantiju, taču patur tiesības jebkurā laikā bez brīdinājuma veikt izmaiņas jebkuros produktos un pakalpojumos. Intel neuzņemas nekādu atbildību vai saistības, kas izriet no jebkādas šeit aprakstītās informācijas, produkta vai pakalpojuma lietojuma vai izmantošanas, izņemot gadījumus, kad Intel ir nepārprotami rakstiski piekritis. Intel klientiem ir ieteicams iegūt jaunāko ierīces specifikāciju versiju, pirms paļauties uz jebkādu publicētu informāciju un pirms preču vai pakalpojumu pasūtījumu veikšanas. *Citi nosaukumi un zīmoli var tikt uzskatīti par citu personu īpašumiem.
Dokumenti / Resursi
 |
intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdfLietotāja rokasgrāmata Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native Floating Point DSP FPGA IP, Floating Point DSP FPGA IP, DSP FPGA IP, FPGA IP |
