英特尔 Cyclone 10 原生浮点 DSP FPGA IP
英特尔® Cyclone® 10 GX 原生浮点 DSP 英特尔® FPGA IP 用户指南
参数化英特尔® Cyclone® 10 GX 原生浮点 DSP 英特尔® FPGA IP
选择不同的参数来创建适合您设计的 IP 内核。
- 在英特尔® Quartus® Prime 专业版中，创建一个面向英特尔 Cyclone® 10 GX 设备的新项目。
- 在 IP Catalog 中，点击 Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP。
Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP 参数编辑器打开。 - 在 New IP Variation 对话框中，输入 Entity Name 并单击 OK。
- 在参数下，选择 DSP 模板和 View 你想要你的IP核
- 在 DSP 模块中 View, 切换每个有效寄存器的时钟或复位。
- 对于乘加或矢量模式 1，单击 GUI 中的 Chain In 多路复用器以选择来自 chainin 端口或 Ax 端口的输入。
- 单击 GUI 中的加法器符号以选择加法或减法。
- 单击 GUI 中的 Chain Out 多路复用器以启用 chainout 端口。
- 单击生成 HDL。
- 单击“完成”。
英特尔 Cyclone 10 GX 原生浮点 DSP 英特尔 FPGA IP 参数
表 1. 参数
| 范围 | 价值 | 默认值 | 描述 |
| DSP模板 | 乘 添加
乘加乘加向量模式 1 矢量模式 2 |
乘 | 为 DSP 块选择所需的操作模式。
所选操作反映在 DSP模块 View. |
| View | 寄存器启用寄存器清除 | 注册启用 | 为寄存器选择时钟方案或复位方案的选项 view. 所选操作反映在 DSP模块 View. |
| 持续… | |||
| 范围 | 价值 | 默认值 | 描述 |
| 选择 注册启用 为了 DSP模块 View 显示寄存器时钟方案。 您可以在此更改每个寄存器的时钟 view.
选择 寄存器清除 为了 DSP模块 View 显示寄存器复位方案。 打开 使用单一清除 更改寄存器复位方案。 |
|||
| 使用单一清除 | 开启或关闭 | 离开 | 如果您希望通过一次复位来复位 DSP 块中的所有寄存器，请打开此参数。 关闭此参数以使用不同的复位端口来复位寄存器。
在输出寄存器上打开以清除 0； 关闭以清除输出寄存器上的 1。 清除0 输入寄存器使用 aclr[0] 信号。 清除1 用于输出和流水线寄存器用途 aclr[1] 信号。 所有输入寄存器都使用 aclr[0] 复位信号。 所有输出和流水线寄存器都使用 aclr[1] 复位信号。 |
| 数字信号处理器 View 堵塞。 | |||
| 链入多路复用器 (14) | 启用 禁用 | 禁用 | 单击多路复用器以启用 chainin
港口。 |
| 链出多路复用器 (12) | 禁用启用 | 禁用 | 单击多路复用器以启用 chainout
港口。 |
| 加法器 (13) | +
– |
+ | 点击 加法器 选择加法或减法模式的符号。 |
| 注册时钟
• ax_clock (2) • ay_clock (3) • az_clock (4) • mult_pipeline_clock(5) • ax_chainin_pl_clock (7) • adder_input_clock (9) • adder_input_2_clock (10) • output_clock (11) • accumulate_clock (1) • accum_pipeline_cl ock (6) • accum_adder_clock (8) |
没有任何 时钟 0
时钟 1 时钟 2 |
时钟 0 | 要绕过任何寄存器，将寄存器时钟切换到 没有任何.
将寄存器时钟切换为： • 时钟 0 使用 clk[0] 信号作为时钟源 • 时钟 1 使用 clk[1] 信号作为时钟源 • 时钟 2 使用 clk[2] 信号作为时钟源 您只能在选择时更改这些设置 注册启用 in View 范围。 |
图 1. DSP 模块 View
表 2. DSP 模板
| DSP模板 | 描述 |
| 乘 | 执行单精度乘法运算并应用以下等式：
• 输出 = Ay * Az |
| 添加 | 执行单精度加法或减法运算并应用以下等式：。
• 输出 = Ay + Ax • 输出 = Ay – Ax |
| 乘加 | 此模式执行单精度乘法，然后执行加法或减法运算，并应用以下等式。
• Out = (Ay * Az) – chainin • Out = (Ay * Az) + chainin • Out = (Ay * Az) – Ax • 输出 = (Ay * Az) + Ax |
| 乘积 | 执行浮点乘法，然后对前面的乘法结果进行浮点加法或减法，并应用以下等式：
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) 累积 信号被驱动为高电平。 • Out(t) = [Ay(t) * Az(t)] + Out (t-1) 当累加端口被驱动为高电平时。 • Out(t) = Ay(t) * Az(t) 当累加端口被驱动为低电平时。 |
| 矢量模式 1 | 使用来自先前可变 DSP 块的 chainin 输入执行浮点乘法，然后执行浮点加法或减法，并应用以下等式： |
| 持续… | |
| DSP模板 | 描述 |
| • Out = (Ay * Az) – chainin
• Out = (Ay * Az) + chainin • Out = (Ay * Az) , chainout = Ax |
|
| 矢量模式 2 | 执行浮点乘法，其中 IP 内核将乘法结果直接提供给 chainout。 然后 IP 内核从输入 Ax 中添加或减去来自先前可变 DSP 块的 chainin 输入作为输出结果。
此模式应用以下等式： • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax , chainout = Ay * Az |
英特尔 Cyclone 10 GX 原生浮点 DSP 英特尔 FPGA IP 信号
图 2. 英特尔 Cyclone 10 GX 原生浮点 DSP 英特尔 FPGA IP 信号
该图显示了 IP 内核的输入和输出信号。
表 3. Intel Cyclone 10 GX 原生浮点 DSP Intel FPGA IP 输入信号
| 信号名称 | 类型 | 宽度 | 默认 | 描述 |
| 斧[31:0] | 输入 | 32 | 低的 | 输入数据总线到乘法器。 适用于：
• 添加模式 • 没有链入和链出功能的乘加模式 • 矢量模式 1 • 矢量模式 2 |
| 啊[31:0] | 输入 | 32 | 低的 | 输入数据总线到乘法器。
适用于所有浮点操作模式。 |
| 阿兹[31:0] | 输入 | 32 | 低的 | 输入数据总线到乘法器。 适用于：
• 相乘 • 乘加 • 乘积 • 矢量模式 1 • 矢量模式 2 |
| 连锁 [31:0] | 输入 | 32 | 低的 | 将这些信号连接到来自前面的浮点 DSP IP 核的 chainout 信号。 |
| 时钟[2:0] | 输入 | 3 | 低的 | 所有寄存器的输入时钟信号。
这些时钟信号仅在任何输入寄存器、流水线寄存器或输出寄存器设置为 时钟0 or 时钟1 or 时钟2. |
| 埃纳[2:0] | 输入 | 3 | 高的 | clk[2:0] 的时钟使能。 这些信号为高电平有效。
• ena[0] 用于 时钟0 • ena[1] 用于 时钟1 • ena[2] 用于 时钟2 |
| aclr[1:0] | 输入 | 2 | 低的 | 所有寄存器的异步清零输入信号。 这些信号为高电平有效。
使用 访问控制寄存器[0] 对于所有输入寄存器和使用 访问控制寄存器[1] 对于所有流水线和输出寄存器。 |
| 积累 | 输入 | 1 | 低的 | 启用或禁用累加器功能的输入信号。
• 置位此信号以启用加法器输出的反馈。 • 解除此信号以禁用反馈机制。 您可以在运行时断言或取消断言此信号。 在乘法累加模式下可用。 |
| 链出[31:0] | 输出 | 32 | — | 将这些信号连接到下一个浮点 DSP IP 核的 chainin 信号。 |
| 结果[31:0] | 输出 | 32 | — | IP核的输出数据总线。 |
文档修订历史
英特尔 Cyclone 10 GX 原生浮点 DSP 英特尔 FPGA IP 用户指南的变更
| 日期 | 版本 | 更改 |
| 2017 年 XNUMX 月 | 2017.11.06 | 初始版本。 |
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文件/资源
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英特尔 Cyclone 10 原生浮点 DSP FPGA IP [pdf] 用户指南 Cyclone 10 原生浮点 DSP FPGA IP、10 原生浮点 DSP FPGA IP、原生浮点 DSP FPGA IP、浮点 DSP FPGA IP、DSP FPGA IP、FPGA IP |
