intel Seiclon 10 Brodorol floatingPoint DSP FPGA IP
Canllaw Defnyddiwr IP Pwynt Arnofio Brodorol Intel® Cyclone® 10 GX DSP Intel® FPGA
Paramedroli'r Intel® Cyclone® 10 GX Native-Point DSP Intel® FPGA IP
Dewiswch baramedrau gwahanol i greu craidd IP sy'n addas ar gyfer eich dyluniad.
- Yn Intel® Quartus® Prime Pro Edition, creu prosiect newydd sy'n targedu dyfais Intel Cyclone® 10 GX.
- Yn y Catalog IP, cliciwch ar Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Mae golygydd paramedr IP Intel Cyclone 10 GX Native Floating-Point DSP IP Core yn agor. - Yn y New IP Amrywiad blwch deialog, rhowch Enw Endid a chliciwch OK.
- O dan Paramedrau, dewiswch y Templed DSP a'r View rydych chi ei eisiau ar gyfer eich craidd IP
- Yn y Bloc DSP View, toggle'r cloc neu ailosod pob cofrestr ddilys.
- Ar gyfer Lluosi Ychwanegu neu Fector Modd 1, cliciwch ar yr amlblecsydd Cadwyn Mewn yn y GUI i ddewis mewnbwn o borth cadwynin neu borthladd Echel.
- Cliciwch ar y symbol Adder yn y GUI i ddewis adio neu dynnu.
- Cliciwch ar yr amlblecsydd Chain Out yn y GUI i alluogi porth cadwyni.
- Cliciwch Cynhyrchu HDL.
- Cliciwch Gorffen.
Intel Cyclone 10 GX brodorol fel y bo'r angen-Point DSP Intel FPGA IP Paramedrau
Tabl 1. Paramedrau
| Paramedr | Gwerth | Gwerth Diofyn | Disgrifiad |
| Templed DSP | Lluoswch Ychwanegu
Lluoswch Ychwanegu Modd Fector Cronni Lluosi 1 Modd fector 2 |
Lluoswch | Dewiswch y modd gweithredol a ddymunir ar gyfer y bloc DSP.
Adlewyrchir y llawdriniaeth a ddewiswyd yn y Bloc DSP View. |
| View | Cofrestr Galluogi Clirio'r Gofrestr | Galluogi Cofrestru | Opsiynau i ddewis cynllun clocio neu gynllun ailosod ar gyfer cofrestrau view. Adlewyrchir y llawdriniaeth a ddewiswyd yn y Bloc DSP View. |
| parhad… | |||
| Paramedr | Gwerth | Gwerth Diofyn | Disgrifiad |
| Dewiswch Galluogi Cofrestru canys Bloc DSP View i ddangos cynllun clocio cofrestrau. Gallwch newid y clociau ar gyfer pob un o'r cofrestrau yn hwn view.
Dewiswch Cofrestrwch yn Clirio canys Bloc DSP View i ddangos cynllun ailosod cofrestri. Trowch ymlaen Defnyddiwch Single Clear i newid y cynllun ailosod cofrestri. |
|||
| Defnyddiwch Single Clear | Ymlaen neu i ffwrdd | I ffwrdd | Trowch y paramedr hwn ymlaen os ydych chi eisiau ailosodiad sengl i ailosod yr holl gofrestrau yn y bloc DSP. Diffoddwch y paramedr hwn i ddefnyddio gwahanol borthladdoedd ailosod i ailosod y cofrestrau.
Trowch ymlaen ar gyfer clir 0 ar gofrestr allbwn; trowch i ffwrdd ar gyfer clir 1 ar gofrestr allbwn. Clir 0 ar gyfer cofrestri mewnbwn yn defnyddio aclr[0] signal. Clir 1 at ddefnyddiau cofrestrau allbwn a phiblinellau aclr[1] signal. Mae pob cofrestr mewnbwn yn defnyddio signal ailosod aclr[0]. Mae pob cofrestr allbwn a phiblinell yn defnyddio signal ailosod aclr[1]. |
| DSP View Bloc. | |||
| Amlblecsydd Cadwyn Mewn (14) | Galluogi Analluogi | Analluogi | Cliciwch ar yr amlblecsydd i alluogi cadwynin
porthladd. |
| Amlblecsydd Cadwyn Allan (12) | Analluogi Galluogi | Analluogi | Cliciwch ar yr amlblecsydd i alluogi cadwyni allan
porthladd. |
| Gwiber (13) | +
– |
+ | Cliciwch ar y Gwiber symbol i ddewis modd adio neu dynnu. |
| Cloc Cofrestru
• bwyell_cloc (2) • ay_clock (3) • az_clock (4) • multi_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clo ck (10) • allbwn_cloc (11) • cronni_cloc (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8) |
Dim Cloc 0
Cloc 1 Cloc 2 |
Cloc 0 | I osgoi unrhyw gofrestr, toglwch y cloc gofrestr i Dim.
Toglo cloc y gofrestr i: • Cloc 0 i ddefnyddio signal clk[0] fel ffynhonnell y cloc • Cloc 1 i ddefnyddio signal clk[1] fel ffynhonnell y cloc • Cloc 2 i ddefnyddio signal clk[2] fel ffynhonnell y cloc Dim ond pan fyddwch chi'n dewis y gallwch chi newid y gosodiadau hyn Galluogi Cofrestru in View paramedr. |
Ffigur 1. Bloc DSP View
Tabl 2. Templedi DSP
| Templedi DSP | Disgrifiad |
| Lluoswch | Yn perfformio gweithrediad lluosi manwl sengl ac yn cymhwyso'r hafaliad canlynol:
• Allan = Ay* Az |
| Ychwanegu | Yn perfformio gweithrediad adio neu dynnu manwl sengl ac yn cymhwyso'r hafaliadau canlynol:.
• Allan = Ay + Axe • Allan = Ay – Axe |
| Lluoswch Ychwanegu | Mae'r modd hwn yn perfformio lluosi manwl gywir sengl, wedi'i ddilyn gan weithrediadau adio neu dynnu ac yn cymhwyso'r hafaliadau canlynol.
• Allan = (Ay * Az) – cadwynin • Allan = (Ay * Az) + chainin • Allan = (Ay * Az) – Ax • Allan = (Ay * Az) + Axe |
| Lluoswch Cronni | Yn perfformio lluosi pwynt arnawf ac yna adio neu dynnu pwynt arnawf gyda'r canlyniad lluosi blaenorol ac yn cymhwyso'r hafaliadau canlynol:
• Allan(t) = [Ay(t) * Az(t)] – Allan (t-1) wrth gronni signal yn cael ei yrru uchel. • Allan(t) = [Ay(t) * Az(t)] + Allan (t-1) pan fydd porthladd cronni yn cael ei yrru'n uchel. • Allan(t) = Ay(t) * Az(t) pan fydd porthladd cronni yn cael ei yrru'n isel. |
| Modd fector 1 | Yn perfformio lluosi pwynt arnawf ac yna adio neu dynnu pwynt arnawf gyda'r mewnbwn cadwynin o'r bloc DSP newidyn blaenorol ac yn cymhwyso'r hafaliadau canlynol:. |
| parhad… | |
| Templedi DSP | Disgrifiad |
| • Allan = (Ay * Az) – cadwynin
• Allan = (Ay * Az) + chainin • Allan = (Ay * Az), , chainout = Axe |
|
| Modd fector 2 | Perfformio lluosi pwynt arnawf lle mae'r craidd IP yn bwydo'r canlyniad lluosi yn uniongyrchol i gadwyn allan. Yna mae'r craidd IP yn ychwanegu neu'n tynnu'r mewnbwn chainin o'r bloc DSP newidyn blaenorol o Echel mewnbwn fel y canlyniad allbwn.
Mae'r modd hwn yn cymhwyso'r hafaliadau canlynol: • Allan = Ax - chainin , chainout = Ay * Az • Allan = Axe + chainin , chainout = Ay * Az • Allan = Ax , chainout = Ay * Az |
Intel Seiclon 10 GX Brodorol fel y bo'r angen-Point DSP Intel FPGA Arwyddion IP
Ffigur 2. Intel Cyclone 10 GX Brodorol fel y bo'r angen-Pwynt DSP Intel FPGA Arwyddion IP
Mae'r ffigur yn dangos signalau mewnbwn ac allbwn y craidd IP.
Tabl 3. Arwyddion Mewnbwn IP Intel FPGA Seiclon 10 GX Brodorol DSP
| Enw Arwydd | Math | Lled | Diofyn | Disgrifiad |
| bwyell[31:0] | Mewnbwn | 32 | Isel | Bws data mewnbwn i'r lluosydd. Ar gael yn:
• Ychwanegu modd • Modd Lluosi-Ychwanegu heb nodwedd chainin a chainout • Modd Fector 1 • Modd Fector 2 |
| ay[31:0] | Mewnbwn | 32 | Isel | Bws data mewnbwn i'r lluosydd.
Ar gael ym mhob dull gweithredu pwynt arnawf. |
| az[31:0] | Mewnbwn | 32 | Isel | Bws data mewnbwn i'r lluosydd. Ar gael yn:
• Lluoswch • Lluoswch Ychwanegu • Lluosi Cronni • Modd Fector 1 • Modd Fector 2 |
| cadwynin[31:0] | Mewnbwn | 32 | Isel | Cysylltwch y signalau hyn â'r signalau cadwyn allan o'r craidd IP pwynt arnofio blaenorol DSP. |
| clk[2:0] | Mewnbwn | 3 | Isel | Signalau cloc mewnbwn ar gyfer pob cofrestr.
Mae'r signalau cloc hyn ar gael dim ond os gosodir unrhyw un o'r cofrestrau mewnbwn, cofrestrau piblinellau, neu gofrestr allbwn Cloc0 or Cloc1 or Cloc2. |
| ena[2:0] | Mewnbwn | 3 | Uchel | Galluogi cloc ar gyfer clk[2:0]. Mae'r signalau hyn yn weithredol-Uchel.
• mae ena[0] ar gyfer Cloc0 • mae ena[1] ar gyfer Cloc1 • mae ena[2] ar gyfer Cloc2 |
| aclr[1:0] | Mewnbwn | 2 | Isel | Signalau mewnbwn clir asyncronaidd ar gyfer pob cofrestr. Mae'r signalau hyn yn weithredol-uchel.
Defnydd aclr[0] ar gyfer pob cofrestr mewnbwn a defnydd aclr[1] ar gyfer yr holl gofrestrau piblinellau ac allbwn. |
| cronni | Mewnbwn | 1 | Isel | Signal mewnbwn i alluogi neu analluogi'r nodwedd cronadur.
• Rhowch y signal hwn i alluogi adborth allbwn y wiber. • Dadosod y signal hwn i analluogi'r mecanwaith adborth. Gallwch haeru neu ddad-ddatgan y signal hwn yn ystod amser rhedeg. Ar gael yn y modd Lluosi Cronni. |
| cadwyni[31:0] | Allbwn | 32 | — | Cysylltwch y signalau hyn â signalau cadwyn y craidd IP pwynt arnofio nesaf DSP. |
| canlyniad[31:0] | Allbwn | 32 | — | Bws data allbwn o graidd IP. |
Hanes Adolygu Dogfen
Newidiadau i Ganllaw Defnyddiwr IP Intel Cyclone 10 GX Native Point DSP Intel FPGA
| Dyddiad | Fersiwn | Newidiadau |
| Tachwedd 2017 | 2017.11.06 | Rhyddhad cychwynnol. |
Intel Gorfforaeth. Cedwir pob hawl. Mae Intel, logo Intel, a nodau Intel eraill yn nodau masnach Intel Corporation neu ei is-gwmnïau. Mae Intel yn gwarantu perfformiad ei gynhyrchion FPGA a lled-ddargludyddion i fanylebau cyfredol yn unol â gwarant safonol Intel, ond mae'n cadw'r hawl i wneud newidiadau i unrhyw gynhyrchion a gwasanaethau ar unrhyw adeg heb rybudd. Nid yw Intel yn cymryd unrhyw gyfrifoldeb nac atebolrwydd sy'n deillio o gymhwyso neu ddefnyddio unrhyw wybodaeth, cynnyrch neu wasanaeth a ddisgrifir yma ac eithrio fel y cytunwyd yn benodol yn ysgrifenedig gan Intel. Cynghorir cwsmeriaid Intel i gael y fersiwn ddiweddaraf o fanylebau dyfeisiau cyn dibynnu ar unrhyw wybodaeth gyhoeddedig a chyn archebu cynhyrchion neu wasanaethau. *Gellir hawlio enwau a brandiau eraill fel eiddo eraill.
Dogfennau / Adnoddau
 |
intel Seiclon 10 Brodorol floatingPoint DSP FPGA IP [pdfCanllaw Defnyddiwr Seiclon 10 floatingPoint Brodorol DSP FPGA IP, 10 FloatingPoint Brodorol DSP FPGA IP, Brodorol FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
