Intel Cyclone 10 Native FloatingPoint DSP FPGA IP
คู่มือผู้ใช้ Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
การกำหนดพารามิเตอร์ Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
เลือกพารามิเตอร์ต่างๆ เพื่อสร้างคอร์ IP ที่เหมาะกับการออกแบบของคุณ
- ใน Intel® Quartus® Prime Pro Edition ให้สร้างโครงการใหม่ที่มีเป้าหมายเป็นอุปกรณ์ Intel Cyclone® 10 GX
- ใน IP Catalog คลิกที่ Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP
ตัวแก้ไขพารามิเตอร์ Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP เปิดขึ้น - ในกล่องโต้ตอบ New IP Variation ให้ป้อนชื่อเอนทิตี แล้วคลิก ตกลง
- ภายใต้พารามิเตอร์ เลือกเทมเพลต DSP และ View ที่คุณต้องการสำหรับคอร์ IP ของคุณ
- ในบล็อก DSP Viewสลับนาฬิกาหรือรีเซ็ตการลงทะเบียนที่ถูกต้องแต่ละรายการ
- สำหรับ Multiply Add หรือ Vector Mode 1 ให้คลิกที่ Chain In multiplexer ใน GUI เพื่อเลือกอินพุตจากพอร์ต chainin หรือพอร์ต Axe
- คลิกสัญลักษณ์ Adder ใน GUI เพื่อเลือกการบวกหรือการลบ
- คลิกที่มัลติเพล็กเซอร์ Chain Out ใน GUI เพื่อเปิดใช้งานพอร์ต chainout
- คลิกสร้าง HDL
- คลิกเสร็จสิ้น
Intel Cyclone 10 GX Native Floating-Point DSP พารามิเตอร์ Intel FPGA IP
ตารางที่ 1. พารามิเตอร์
| พารามิเตอร์ | ค่า | ค่าเริ่มต้น | คำอธิบาย |
| เทมเพลต DSP | คูณ เพิ่ม
คูณ บวก คูณ สะสม โหมดเวกเตอร์ 1 โหมดเวกเตอร์ 2 |
คูณ | เลือกโหมดการทำงานที่ต้องการสำหรับบล็อก DSP
การดำเนินการที่เลือกจะสะท้อนให้เห็นใน บล็อก DSP View. |
| View | ลงทะเบียน เปิดใช้งานการล้างข้อมูลการลงทะเบียน | ลงทะเบียนเปิดใช้งาน | ตัวเลือกเพื่อเลือกรูปแบบการตอกบัตรหรือรูปแบบการรีเซ็ตสำหรับการลงทะเบียน view. การดำเนินการที่เลือกจะสะท้อนให้เห็นใน บล็อก DSP View. |
| ต่อเนื่อง… | |||
| พารามิเตอร์ | ค่า | ค่าเริ่มต้น | คำอธิบาย |
| เลือก ลงทะเบียนเปิดใช้งาน สำหรับ บล็อก DSP View เพื่อแสดงรูปแบบการตอกบัตรลงทะเบียน คุณสามารถเปลี่ยนนาฬิกาสำหรับแต่ละการลงทะเบียนในนี้ view.
เลือก ลงทะเบียนเคลียร์ สำหรับ บล็อก DSP View เพื่อแสดงรูปแบบการรีเซ็ตการลงทะเบียน เปิด ใช้การล้างครั้งเดียว เพื่อเปลี่ยนรูปแบบการรีเซ็ตรีจิสเตอร์ |
|||
| ใช้การล้างครั้งเดียว | เปิดหรือปิด | ปิด | เปิดพารามิเตอร์นี้หากคุณต้องการรีเซ็ตเพียงครั้งเดียวเพื่อรีเซ็ตการลงทะเบียนทั้งหมดในบล็อก DSP ปิดพารามิเตอร์นี้เพื่อใช้พอร์ตรีเซ็ตอื่นเพื่อรีเซ็ตรีจิสเตอร์
เปิดเพื่อล้าง 0 บนรีจิสเตอร์เอาต์พุต ปิดเพื่อล้าง 1 บนเอาต์พุตรีจิสเตอร์ ล้าง 0 สำหรับการลงทะเบียนอินพุตใช้ aclr[0] สัญญาณ. ล้าง 1 สำหรับการลงทะเบียนเอาต์พุตและไปป์ไลน์ สัญญาณ aclr[1] รีจิสเตอร์อินพุตทั้งหมดใช้สัญญาณรีเซ็ต aclr[0] การลงทะเบียนเอาต์พุตและไปป์ไลน์ทั้งหมดใช้สัญญาณรีเซ็ต aclr[1] |
| ดีเอสพี View ปิดกั้น. | |||
| เชนอินมัลติเพล็กเซอร์ (14) | เปิดปิด | ปิดการใช้งาน | คลิกที่มัลติเพล็กเซอร์เพื่อเปิดใช้งาน chainin
ท่าเรือ. |
| เชนเอาต์มัลติเพล็กเซอร์ (12) | ปิดการใช้งาน เปิดใช้งาน | ปิดการใช้งาน | คลิกที่มัลติเพล็กเซอร์เพื่อเปิดใช้งาน chainout
ท่าเรือ. |
| แอดเดอร์ (13) | +
– |
+ | คลิกที่ งูพิษ สัญลักษณ์เพื่อเลือกโหมดการบวกหรือการลบ |
| ลงทะเบียนนาฬิกา
• ขวานนาฬิกา (2) • ay_clock (3) • az_clock (4) • mult_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clo ck (10) • output_clock (11) • สะสม_นาฬิกา (1) • accum_pipeline_cl อ็อค (6) • accum_adder_cloc k (8) |
ไม่มี นาฬิกา 0
นาฬิกา 1 นาฬิกา 2 |
นาฬิกา 0 | หากต้องการข้ามการลงทะเบียนใดๆ ให้สลับนาฬิกาลงทะเบียนเป็น ไม่มี.
สลับนาฬิกาลงทะเบียนเป็น: • นาฬิกา 0 เพื่อใช้สัญญาณ clk[0] เป็นแหล่งสัญญาณนาฬิกา • นาฬิกา 1 เพื่อใช้สัญญาณ clk[1] เป็นแหล่งสัญญาณนาฬิกา • นาฬิกา 2 เพื่อใช้สัญญาณ clk[2] เป็นแหล่งสัญญาณนาฬิกา คุณสามารถเปลี่ยนการตั้งค่าเหล่านี้ได้เมื่อคุณเลือกเท่านั้น ลงทะเบียนเปิดใช้งาน in View พารามิเตอร์. |
รูปที่ 1. บล็อก DSP View
ตารางที่ 2. เทมเพลต DSP
| เทมเพลต DSP | คำอธิบาย |
| คูณ | ดำเนินการคูณความแม่นยำเดี่ยวและใช้สมการต่อไปนี้:
• ออก = อาย * อัซ |
| เพิ่ม | ดำเนินการเพิ่มหรือลบความแม่นยำเพียงครั้งเดียวและใช้สมการต่อไปนี้:.
• ออก = อาย + ขวาน • ออก = อาย – ขวาน |
| เพิ่มทวีคูณ | โหมดนี้ทำการคูณแบบแม่นยำเดี่ยว ตามด้วยการบวกหรือการลบ และใช้สมการต่อไปนี้
• ออก = (Ay * Az) – chainin • ออก = (Ay * Az) + chainin • ออก = (อาย * อัซ) – ขวาน • ออก = (อาย * อัซ) + ขวาน |
| คูณสะสม | ดำเนินการคูณทศนิยมตามด้วยการบวกหรือลบทศนิยมด้วยผลการคูณก่อนหน้าและใช้สมการต่อไปนี้:
• ออก(t) = [Ay(t) * Az(t)] – ออก (t-1) เมื่อสะสม สัญญาณกำลังขับสูง • Out(t) = [Ay(t) * Az(t)] + Out (t-1) เมื่อพอร์ตสะสมสูง • Out(t) = Ay(t) * Az(t) เมื่อพอร์ตสะสมอยู่ในระดับต่ำ |
| โหมดเวกเตอร์ 1 | ดำเนินการคูณทศนิยมตามด้วยการบวกหรือลบทศนิยมด้วยอินพุต chainin จากบล็อก DSP ตัวแปรก่อนหน้าและใช้สมการต่อไปนี้: |
| ต่อเนื่อง… | |
| เทมเพลต DSP | คำอธิบาย |
| • ออก = (Ay * Az) – chainin
• ออก = (Ay * Az) + chainin • Out = (Ay * Az) , chainout = ขวาน |
|
| โหมดเวกเตอร์ 2 | ทำการคูณทศนิยมโดยที่แกน IP ป้อนผลการคูณโดยตรงไปยัง chainout จากนั้นแกน IP จะเพิ่มหรือลบอินพุต chainin จากบล็อก DSP ตัวแปรก่อนหน้าจากอินพุต Ax เป็นผลลัพธ์เอาต์พุต
โหมดนี้ใช้สมการต่อไปนี้: • ออก = ขวาน – chainin , chainout = Ay * Az • ออก = ขวาน + เชนอิน , เชนเอาท์ = อาย * อัส • ออก = ขวาน , โซ่ออก = อาย * อัซ |
Intel Cyclone 10 GX Native Floating-Point DSP สัญญาณ Intel FPGA IP
รูปที่ 2 สัญญาณ Intel FPGA IP ของ Intel Cyclone 10 GX Native Floating-Point DSP
รูปแสดงสัญญาณอินพุตและเอาต์พุตของคอร์ IP
ตารางที่ 3. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Input Signals
| ชื่อสัญญาณ | พิมพ์ | ความกว้าง | ค่าเริ่มต้น | คำอธิบาย |
| ขวาน[31:0] | ป้อนข้อมูล | 32 | ต่ำ | ป้อนบัสข้อมูลไปยังตัวคูณ มีอยู่ใน:
• เพิ่มโหมด • เพิ่มโหมดทวีคูณโดยไม่มีคุณสมบัติ chainin และ chainout • โหมดเวกเตอร์ 1 • โหมดเวกเตอร์ 2 |
| อาย[31:0] | ป้อนข้อมูล | 32 | ต่ำ | ป้อนบัสข้อมูลไปยังตัวคูณ
มีอยู่ในโหมดการทำงานแบบทศนิยมทั้งหมด |
| อัซ[31:0] | ป้อนข้อมูล | 32 | ต่ำ | ป้อนบัสข้อมูลไปยังตัวคูณ มีอยู่ใน:
• ทวีคูณ • เพิ่มทวีคูณ • สะสมทวีคูณ • โหมดเวกเตอร์ 1 • โหมดเวกเตอร์ 2 |
| เชนอิน[31:0] | ป้อนข้อมูล | 32 | ต่ำ | เชื่อมต่อสัญญาณเหล่านี้กับสัญญาณเชนเอาต์จากคอร์ IP DSP จุดลอยตัวก่อนหน้า |
| คลิ้ก[2:0] | ป้อนข้อมูล | 3 | ต่ำ | ป้อนสัญญาณนาฬิกาสำหรับรีจิสเตอร์ทั้งหมด
สัญญาณนาฬิกาเหล่านี้จะใช้ได้ก็ต่อเมื่อมีการตั้งค่ารีจิสเตอร์อินพุต รีจิสเตอร์ไพพ์ไลน์ หรือเอาต์พุตรีจิสเตอร์เป็น นาฬิกา0 or นาฬิกา1 or นาฬิกา2. |
| เอน่า[2:0] | ป้อนข้อมูล | 3 | สูง | นาฬิกาเปิดใช้งานสำหรับ clk[2:0] สัญญาณเหล่านี้เป็นแบบแอคทีฟ-สูง
• ena[0] สำหรับ นาฬิกา0 • ena[1] สำหรับ นาฬิกา1 • ena[2] สำหรับ นาฬิกา2 |
| เอซีแอลอาร์[1:0] | ป้อนข้อมูล | 2 | ต่ำ | สัญญาณอินพุตที่ชัดเจนแบบอะซิงโครนัสสำหรับการลงทะเบียนทั้งหมด สัญญาณเหล่านี้มีการใช้งานสูง
ใช้ เอซีแอลอาร์[0] สำหรับการลงทะเบียนอินพุตและการใช้งานทั้งหมด เอซีแอลอาร์[1] สำหรับการลงทะเบียนไปป์ไลน์และเอาต์พุตทั้งหมด |
| สะสม | ป้อนข้อมูล | 1 | ต่ำ | สัญญาณเข้าเพื่อเปิดหรือปิดคุณสมบัติตัวสะสม
• ยืนยันสัญญาณนี้เพื่อเปิดใช้งานการตอบกลับเอาต์พุตของ adder • ยกเลิกการยืนยันสัญญาณนี้เพื่อปิดใช้งานกลไกป้อนกลับ คุณสามารถยืนยันหรือยกเลิกการยืนยันสัญญาณนี้ในระหว่างรันไทม์ มีให้ในโหมดสะสมทวีคูณ |
| เครือข่าย[31:0] | เอาท์พุต | 32 | — | เชื่อมต่อสัญญาณเหล่านี้กับสัญญาณ chainin ของคอร์ IP DSP จุดลอยถัดไป |
| ผลลัพธ์[31:0] | เอาท์พุต | 32 | — | บัสข้อมูลเอาต์พุตจากแกน IP |
ประวัติการแก้ไขเอกสาร
การเปลี่ยนแปลงคู่มือผู้ใช้ Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP
| วันที่ | เวอร์ชัน | การเปลี่ยนแปลง |
| เดือนพฤศจิกายน 2017 | 2017.11.06 | การเปิดตัวครั้งแรก |
อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมายอื่นๆ ของ Intel เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของ FPGA และผลิตภัณฑ์เซมิคอนดักเตอร์ตามข้อกำหนดปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบ Intel จะไม่รับผิดชอบหรือรับผิดใด ๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใด ๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ตกลงไว้อย่างชัดแจ้งเป็นลายลักษณ์อักษรโดย Intel ขอแนะนำให้ลูกค้า Intel ขอรับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่และก่อนทำการสั่งซื้อผลิตภัณฑ์หรือบริการ *ชื่อและแบรนด์อื่น ๆ อาจเป็นทรัพย์สินของผู้อื่น
เอกสาร / แหล่งข้อมูล
 |
Intel Cyclone 10 Native FloatingPoint DSP FPGA IP [พีดีเอฟ] คู่มือการใช้งาน ไซโคลน 10 Native FloatingPoint DSP FPGA IP, 10 FloatingPoint ดั้งเดิม DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
