Intel Cyclone 10 Native FloatingPoint DSP FPGA IP

Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP Gid Itilizatè

Paramètrizasyon Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP

Chwazi diferan paramèt pou kreye yon nwayo IP apwopriye pou konsepsyon ou.

1. Nan Intel® Quartus® Prime Pro Edition, kreye yon nouvo pwojè ki vize yon aparèy Intel Cyclone® 10 GX.
2. Nan Katalòg IP, klike sou Bibliyotèk ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
   Intel Cyclone 10 GX Native Floating-Point DSP IP Nwayo IP editè paramèt la louvri.
3. Nan bwat dyalòg New IP Varyasyon, antre yon Non antite epi klike sou OK.
4. Anba Paramèt, chwazi Modèl DSP ak la View ou vle pou nwayo IP ou
5. Nan blòk DSP View, aktive revèy la oswa reset chak rejis ki valab.
6. Pou Miltipliye Add oswa Vektè Mode 1, klike sou Chain In multiplexer la nan entèfas pou chwazi opinyon ki soti nan pò chèn oswa pò Ax.
7. Klike sou senbòl Adder a nan entèfas pou chwazi adisyon oswa soustraksyon.
8. Klike sou multiplexeur Chain Out nan entèfas pou pèmèt pò chainout.
9. Klike sou Jenere HDL.
10. Klike sou Fini.

Intel Cyclone 10 GX Natif Floating-Point DSP Intel FPGA IP Paramèt
Tablo 1. Paramèt

Paramèt	Valè	Valè Default	Deskripsyon
Modèl DSP	Miltipliye Ajoute Miltipliye Add miltipliye akimile mòd vektè 1 Vektè mòd 2	Miltipliye	Chwazi mòd operasyonèl la vle pou blòk DSP la. Se operasyon an chwazi reflete nan la DSP blòk View.
View	Anrejistre pèmèt Register Clears	Enskri Pèmèt	Opsyon yo chwazi konplo revèy oswa konplo reset pou rejis yo view. Se operasyon an chwazi reflete nan la DSP blòk View.
kontinye…

Paramèt	Valè	Valè Default	Deskripsyon
			Chwazi Enskri Pèmèt pou DSP blòk View pou montre rejis revèy konplo. Ou ka chanje revèy yo pou chak nan rejis sa yo view. Chwazi Enskri Clears pou DSP blòk View pou montre rejis konplo reset. Limen Sèvi ak Single Clear pou chanje konplo reset rejis yo.
Sèvi ak Single Clear	Sou oswa koupe	Off	Aktive paramèt sa a si ou vle yon sèl reset pou reset tout rejis yo nan blòk DSP la. Etenn paramèt sa a pou itilize diferan pò reset pou reset rejis yo. Limen pou klè 0 sou rejis pwodiksyon; fèmen pou klè 1 sou rejis pwodiksyon an. Klè 0 pou anrejistreman antre itilize aclr[0] siyal. Klè 1 pou pwodiksyon ak tiyo anrejistre itilizasyon aclr[1] siyal. Tout rejis antre yo itilize siyal reset aclr[0]. Tout anrejistreman pwodiksyon ak tiyo itilize siyal reset aclr[1].
DSP View Blòk.
Chèn nan multiplexeur (14)	Aktive dezaktive	Enfim	Klike sou multiplexeur a pou pèmèt chainin pò.
Chain Out Multiplexer (12)	Enfim Pèmèt	Enfim	Klike sou multiplexeur a pou pèmèt chainout pò.
Adder (13)	+ –	+	Klike sou la Adder senbòl pou chwazi mòd adisyon oswa soustraksyon.
Enskri Revèy • ax_clock (2) • ay_clock (3) • az_clock (4) • mult_pipeline_clock k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clo ck (10) • output_clock (11) • accumulate_clock (1) • accum_pipeline_cl ock (6) • accum_adder_clock k (8)	Okenn Revèy 0 Revèy 1 Revèy 2	Revèy 0	Pou kontoune nenpòt enskri, aktive revèy enskri a Okenn. Chanje revèy anrejistre a pou: •    Revèy 0 pou itilize siyal clk[0] kòm sous revèy la •    Revèy 1 pou itilize siyal clk[1] kòm sous revèy la •    Revèy 2 pou itilize siyal clk[2] kòm sous revèy la Ou ka chanje paramèt sa yo sèlman lè w chwazi Enskri Pèmèt in View paramèt.

Figi 1. DSP blòk View

Tablo 2. Modèl DSP

Modèl DSP	Deskripsyon
Miltipliye	Fè yon sèl operasyon miltiplikasyon ak presizyon epi aplike ekwasyon sa a: • Soti = Ay * Az
Ajoute	Fè yon sèl presizyon adisyon oswa soustraksyon epi aplike ekwasyon sa yo:. • Soti = Ay + Rach • Soti = Ay – Ax
Miltipliye Add	Mòd sa a fè yon sèl miltiplikasyon ak presizyon, ki te swiv pa adisyon oswa soustraksyon operasyon epi aplike ekwasyon sa yo. • Out = (Ay * Az) – chainin • Out = (Ay * Az) + chainin • Soti = (Ay * Az) – Ax • Soti = (Ay * Az) + Ax
Miltipliye akimile	Li fè miltiplikasyon an pwen flotan ki te swiv pa adisyon oswa soustraksyon nan pwen flotan ak rezilta miltiplikasyon anvan an epi li aplike ekwasyon sa yo: • Out(t) = [Ay(t) * Az(t)] – Out (t-1) lè akimile se siyal kondwi wo. • Out(t) = [Ay(t) * Az(t)] + Out (t-1) lè akimile pò kondwi wo. • Out(t) = Ay(t) * Az(t) lè akimile pò kondwi ba.
Vektè mòd 1	Fè miltiplikasyon pwen flotan ki te swiv pa adisyon pwen flotan oswa soustraksyon ak opinyon chèn nan blòk DSP varyab anvan an epi aplike ekwasyon sa yo:.
kontinye…

Modèl DSP	Deskripsyon
	• Out = (Ay * Az) – chainin • Out = (Ay * Az) + chainin • Out = (Ay * Az) , chainout = Ax
Vektè mòd 2	Fè miltiplikasyon pwen k ap flote kote nwayo IP bay rezilta miltiplikasyon an dirèkteman nan chainout. Nwayo IP a Lè sa a, ajoute oswa soustraksyon opinyon chèn nan soti nan blòk DSP anvan an varyab soti nan opinyon Ax kòm rezilta pwodiksyon an. Mòd sa a aplike ekwasyon sa yo: • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax , chainout = Ay * Az

Intel Cyclone 10 GX Natif Floating-Point DSP Intel FPGA siyal IP

Figi 2. Intel Cyclone 10 GX Natif Floating Point DSP Intel FPGA siyal IP
Figi a montre siyal opinyon ak pwodiksyon nwayo IP la.

Tablo 3. Intel Cyclone 10 GX Natif Floating Point DSP Intel FPGA IP Siyal Antre

Non siyal	Kalite	Lajè	Default	Deskripsyon
rach[31:0]	Antre	32	Ba	Antre otobis done nan miltiplikatè a. Disponib nan: • Ajoute mòd • Miltipliye-Ajoute mòd san chainin ak chainout karakteristik • Vektè mòd 1 • Vektè mòd 2
wi[31:0]	Antre	32	Ba	Antre otobis done nan miltiplikatè a. Disponib nan tout mòd operasyon k ap flote.
az[31:0]	Antre	32	Ba	Antre otobis done nan miltiplikatè a. Disponib nan: • Miltipliye • Miltipliye Add • Miltipliye akimile • Vektè mòd 1 • Vektè mòd 2
chèn[31:0]	Antre	32	Ba	Konekte siyal sa yo ak siyal chainout ki soti nan nwayo IP DSP k ap flote anvan an.
clk[2:0]	Antre	3	Ba	Antre siyal revèy pou tout rejis yo. Siyal revèy sa yo disponib sèlman si nenpòt nan rejis antre, rejis tiyo, oswa rejis pwodiksyon yo mete sou Revèy0 or Revèy1 or Revèy2.
ena[2:0]	Antre	3	Segondè	Revèy pèmèt pou clk[2:0]. Siyal sa yo aktif-Segondè. • ena[0] se pou Revèy0 • ena[1] se pou Revèy1 • ena[2] se pou Revèy2
aklr[1:0]	Antre	2	Ba	Asynchrone siyal opinyon klè pou tout rejis yo. Siyal sa yo aktif-segondè. Sèvi ak aklr[0] pou tout anrejistreman opinyon ak itilizasyon aklr[1] pou tout tiyo ak rejis pwodiksyon.
akimile	Antre	1	Ba	Antre siyal pou pèmèt oswa enfim karakteristik akimilatè a. • Afime siyal sa a pou pèmèt kòmantè pwodiksyon an ajoute. • De-afime siyal sa a pou enfim mekanis fidbak la. Ou ka afime oswa de-afime siyal sa a pandan tan kouri. Disponib nan mòd miltipliye akimile.
chainout[31:0]	Sòti	32	—	Konekte siyal sa yo ak siyal chèn nan pwochen nwayo IP DSP k ap flote a.
rezilta[31:0]	Sòti	32	—	Sòti otobis done soti nan nwayo IP.

Istwa revizyon dokiman

Chanjman nan Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Gid itilizatè

Dat	Version	Chanjman
Novanm 2017	2017.11.06	Premye lage.

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semiconductor li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo. *Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.

Dokiman / Resous

Intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdfGid Itilizatè Cyclone 10 Natif FloatingPoint DSP FPGA IP, 10 Natif FloatingPoint DSP FPGA IP, Natif FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP

Referans

• Manyèl itilizatè