Intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating Point DSP Руководство пользователя Intel® FPGA IP
Параметризация Intel® Cyclone® 10 GX Native DSP с плавающей запятой Intel® FPGA IP
Выберите различные параметры, чтобы создать IP-ядро, подходящее для вашего проекта.
- В Intel® Quartus® Prime Pro Edition создайте новый проект, ориентированный на устройство Intel Cyclone® 10 GX.
- В каталоге IP щелкните «Библиотека» ➤ «DSP» ➤ «Примитивный DSP» ➤ «Intel Cyclone 10 GX Native Floating Point DSP».
Откроется редактор параметров Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP. - В диалоговом окне «Новый вариант IP» введите имя объекта и нажмите «ОК».
- В разделе «Параметры» выберите шаблон DSP и View вы хотите для своего IP-ядра
- В блоке DSP View, переключение часов или сброс каждого действительного регистра.
- Для Multiply Add или Vector Mode 1 щелкните мультиплексор Chain In в графическом интерфейсе, чтобы выбрать ввод из порта chainin или порта Ax.
- Щелкните символ сумматора в графическом интерфейсе, чтобы выбрать сложение или вычитание.
- Нажмите на мультиплексор Chain Out в графическом интерфейсе, чтобы включить порт chainout.
- Нажмите «Создать HDL».
- Нажмите «Готово».
Intel Cyclone 10 GX Native Floating Point DSP Intel FPGA IP параметры
Таблица 1. Параметры
| Параметр | Ценить | Значение по умолчанию | Описание |
| Шаблон DSP | Умножить Добавлять
Умножить Добавить Умножить Накопить Векторный режим 1 Векторный режим 2 |
Умножить | Выберите желаемый режим работы для блока DSP.
Выбранная операция отображается в Блок DSP View. |
| View | Регистрация Включает очистку регистра | Регистрация позволяет | Варианты выбора схемы тактирования или схемы сброса для регистров view. Выбранная операция отображается в Блок DSP View. |
| продолжение… | |||
| Параметр | Ценить | Значение по умолчанию | Описание |
| Выбирать Регистрация позволяет для Блок DSP View показать схему тактирования регистров. Вы можете изменить часы для каждого из регистров в этом view.
Выбирать Регистрация Очищает для Блок DSP View показать схему сброса регистров. Включи Использовать одиночную очистку изменить схему сброса регистров. |
|||
| Использовать одиночную очистку | Вкл или выкл | Выключенный | Включите этот параметр, если вы хотите, чтобы один сброс сбрасывал все регистры в блоке DSP. Отключите этот параметр, чтобы использовать другие порты сброса для сброса регистров.
Включите для очистки 0 в выходном регистре; выключите для очистки 1 в выходном регистре. Очистить 0 для регистров ввода используется aclr[0] сигнал. Очистить 1 для использования в выходных и конвейерных регистрах сигнал aclr[1]. Все входные регистры используют сигнал сброса aclr[0]. Все выходные и конвейерные регистры используют сигнал сброса aclr[1]. |
| ЦСП View Блокировать. | |||
| Цепь в мультиплексоре (14) | Включить выключить | Запрещать | Нажмите на мультиплексор, чтобы включить цепочку.
порт. |
| Цепной мультиплексор (12) | Отключить Включить | Запрещать | Нажмите на мультиплексор, чтобы включить цепочку.
порт. |
| Гадюка (13) | +
– |
+ | Нажмите на Сумматор символ для выбора режима сложения или вычитания. |
| Зарегистрировать часы
• топор_часы (2) • ай_часы (3) • аз_часы (4) • mult_pipeline_clock(5) • ax_chainin_pl_clock (7) • adder_input_clock (9) • adder_input_2_clock (10) • выходные_часы (11) • аккумулировать_часы (1) • accum_pipeline_clock (6) • accum_adder_clock (8) |
Никто Часы 0
Часы 1 Часы 2 |
Часы 0 | Чтобы обойти любой регистр, переключите часы регистра на Никто.
Переключите регистровые часы на: • Часы 0 использовать сигнал clk[0] в качестве источника синхронизации • Часы 1 использовать сигнал clk[1] в качестве источника синхронизации • Часы 2 использовать сигнал clk[2] в качестве источника синхронизации Вы можете изменить эти настройки только при выборе Регистрация позволяет in View параметр. |
Рисунок 1. Блок DSP View
Таблица 2. Шаблоны DSP
| DSP-шаблоны | Описание |
| Умножить | Выполняет операцию умножения с одинарной точностью и применяет следующее уравнение:
• Выход = Ау * Аз |
| Добавлять | Выполняет операцию сложения или вычитания с одинарной точностью и применяет следующие уравнения:.
• Выход = Да + Топор • Выход = Да – Топор |
| Умножить Добавить | В этом режиме выполняется умножение с одинарной точностью, за которым следуют операции сложения или вычитания, и применяются следующие уравнения.
• Out = (Ay * Az) – цепочка • Out = (Ay * Az) + chainin • Out = (Ay * Az) – Ax • Out = (Ay * Az) + Ax |
| Умножить Накопить | Выполняет умножение с плавающей запятой, за которым следует сложение или вычитание с плавающей запятой с предыдущим результатом умножения, и применяет следующие уравнения:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) при накоплении сигнал находится на высоком уровне. • Out(t) = [Ay(t) * Az(t)] + Out (t-1), когда на порту накопления установлен высокий уровень. • Out(t) = Ay(t) * Az(t), когда на порту накопления установлен низкий уровень. |
| Векторный режим 1 | Выполняет умножение с плавающей запятой, за которым следует сложение или вычитание с плавающей запятой, с вводом цепочки из предыдущего блока переменной DSP и применяет следующие уравнения:. |
| продолжение… | |
| DSP-шаблоны | Описание |
| • Out = (Ay * Az) – цепочка
• Out = (Ay * Az) + chainin • Out = (Ay * Az), цепочка = Ax |
|
| Векторный режим 2 | Выполняет умножение с плавающей запятой, когда ядро IP передает результат умножения непосредственно в цепочку. Затем IP-ядро добавляет или вычитает ввод chainin из предыдущего блока переменных DSP из ввода Ax в качестве выходного результата.
В этом режиме применяются следующие уравнения: • Out = Ax – цепочка вход, цепочка = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax , chainout = Ay * Az |
Intel Cyclone 10 GX Native Floating Point DSP Intel FPGA IP Signals
Рис. 2. IP-сигналы Intel Cyclone 10 GX Native Floating Point DSP Intel FPGA
На рисунке показаны входные и выходные сигналы IP-ядра.
Таблица 3. Intel Cyclone 10 GX Native Floating Point DSP Intel FPGA IP Входные сигналы
| Имя сигнала | Тип | Ширина | По умолчанию | Описание |
| топор[31:0] | Вход | 32 | Низкий | Входная шина данных к умножителю. Доступно в:
• Добавить режим • Режим умножения-добавления без функции цепочки и выхода. • Векторный режим 1 • Векторный режим 2 |
| да[31:0] | Вход | 32 | Низкий | Входная шина данных к умножителю.
Доступно во всех режимах работы с плавающей запятой. |
| аз[31:0] | Вход | 32 | Низкий | Входная шина данных к умножителю. Доступно в:
• Умножить • Умножить Добавить • Умножить Накопить • Векторный режим 1 • Векторный режим 2 |
| цепь[31:0] | Вход | 32 | Низкий | Соедините эти сигналы с сигналами цепочки от предшествующего IP-ядра DSP с плавающей запятой. |
| клик[2:0] | Вход | 3 | Низкий | Входные тактовые сигналы для всех регистров.
Эти тактовые сигналы доступны только в том случае, если какой-либо из входных регистров, конвейерных регистров или выходного регистра установлен на Clock0 or Clock1 or Clock2. |
| ена[2:0] | Вход | 3 | Высокий | Часы включаются для clk[2:0]. Эти сигналы имеют активный высокий уровень.
• en[0] для Clock0 • en[1] для Clock1 • en[2] для Clock2 |
| аклр[1:0] | Вход | 2 | Низкий | Асинхронные четкие входные сигналы для всех регистров. Эти сигналы имеют активный высокий уровень.
Использовать аклр[0] для всех входных регистров и использования аклр[1] для всех конвейерных и выходных регистров. |
| накапливать | Вход | 1 | Низкий | Входной сигнал для включения или отключения функции аккумулятора.
• Подтвердите этот сигнал, чтобы активировать обратную связь с выходом сумматора. • Деактивируйте этот сигнал, чтобы отключить механизм обратной связи. Вы можете активировать или деактивировать этот сигнал во время выполнения. Доступно в режиме «Умножение-накопление». |
| цепь[31:0] | Выход | 32 | — | Соедините эти сигналы с сигналами цепочки следующего IP-ядра DSP с плавающей запятой. |
| результат[31:0] | Выход | 32 | — | Выходная шина данных от IP-ядра. |
История изменений документа
Изменения в Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP User Guide
| Дата | Версия | Изменения |
| Ноябрь 2017 г. | 2017.11.06 | Первоначальный выпуск. |
Корпорация Интел. Все права защищены. Intel, логотип Intel и другие товарные знаки Intel являются товарными знаками корпорации Intel или ее дочерних компаний. Корпорация Intel гарантирует производительность своих FPGA и полупроводниковых продуктов в соответствии с текущими спецификациями в соответствии со стандартной гарантией Intel, но оставляет за собой право вносить изменения в любые продукты и услуги в любое время без предварительного уведомления. Intel не принимает на себя никакой ответственности или обязательств, возникающих в связи с применением или использованием какой-либо информации, продуктов или услуг, описанных в настоящем документе, за исключением случаев, когда это прямо согласовано с корпорацией Intel в письменной форме. Клиентам Intel рекомендуется получить последнюю версию спецификаций устройств, прежде чем полагаться на какую-либо опубликованную информацию и размещать заказы на продукты или услуги. *Другие названия и торговые марки могут быть заявлены как собственность других лиц.
Документы/Ресурсы
 |
Intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdf] Руководство пользователя Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
