intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP מדריך למשתמש
פרמטרים של Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
בחר פרמטרים שונים כדי ליצור ליבת IP המתאימה לעיצוב שלך.
- ב-Intel® Quartus® Prime Pro Edition, צור פרויקט חדש המכוון למכשיר Intel Cyclone® 10 GX.
- בקטלוג IP, לחץ על ספריה ➤ DSP ➤ DSP פרימיטיבי ➤ Intel Cyclone 10 GX Native Floating Point DSP.
עורך הפרמטרים IP Core IP של Intel Cyclone 10 GX Native Floating-Point DSP IP Core נפתח. - בתיבת הדו-שיח New IP Variation, הזן שם ישות ולחץ על אישור.
- תחת פרמטרים, בחר את תבנית ה-DSP ואת ה- View אתה רוצה עבור ליבת ה-IP שלך
- בבלוק DSP View, החלף את השעון או איפוס של כל אוגר חוקי.
- עבור Multiply Add או Vector Mode 1, לחץ על ה-Chain In multiplexer ב-GUI כדי לבחור קלט מיציאת שרשרת או יציאת Axe.
- לחץ על הסמל Adder בממשק המשתמש כדי לבחור חיבור או חיסור.
- לחץ על מרובה ה-Chain Out ב-GUI כדי לאפשר יציאת chainout.
- לחץ על צור HDL.
- לחץ על סיום.
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP פרמטרים
טבלה 1. פרמטרים
| פָּרָמֶטֶר | עֵרֶך | ערך ברירת מחדל | תֵאוּר |
| תבנית DSP | לְהַכפִּיל לְהוֹסִיף
הכפל הוסף הכפל צבור וקטור מצב 1 מצב וקטור 2 |
לְהַכפִּיל | בחר את מצב הפעולה הרצוי עבור בלוק DSP.
הפעולה שנבחרה באה לידי ביטוי ב- בלוק DSP View. |
| View | הרשמה מאפשר ניקוי רישום | הרשמה מאפשר | אפשרויות לבחירת ערכת שעון או איפוס סכימת אוגרים view. הפעולה שנבחרה באה לידי ביטוי ב- בלוק DSP View. |
| נִמשָׁך… | |||
| פָּרָמֶטֶר | עֵרֶך | ערך ברירת מחדל | תֵאוּר |
| לִבחוֹר הרשמה מאפשר עֲבוּר בלוק DSP View כדי להציג את ערכת השעון של רושמים. אתה יכול לשנות את השעונים עבור כל אחד מהאוגרים בזה view.
לִבחוֹר הרשמה מנקה עֲבוּר בלוק DSP View כדי להציג סכימת איפוס רושמים. להדליק השתמש ב-Single Clear כדי לשנות את סכימת איפוס הרשמים. |
|||
| השתמש ב-Single Clear | מופעל או מושבת | כבוי | הפעל את הפרמטר הזה אם אתה רוצה איפוס יחיד כדי לאפס את כל האוגרים בבלוק ה-DSP. כבה את הפרמטר הזה כדי להשתמש ביציאות איפוס שונות כדי לאפס את האוגרים.
הפעל עבור ברור 0 על אוגר פלט; כבה עבור נקה 1 באוגר הפלט. נקה את 0 עבור אוגרי קלט משתמש ב-aclr[0] אוֹת. נקה את 1 עבור שימושים ברישומי פלט וצנרת אות aclr[1]. כל אוגרי הקלט משתמשים באות איפוס aclr[0]. כל אוגרי הפלט והצינור משתמשים באות איפוס aclr[1]. |
| DSP View לַחסוֹם. | |||
| מרבב שרשרת-אין (14) | אפשר השבת | השבת | לחץ על המרבב כדי לאפשר chainin
נָמָל. |
| מרבב שרשרת החוצה (12) | לא לאפשר לאפשר | השבת | לחץ על המרבב כדי להפעיל chainout
נָמָל. |
| מוסיף (13) | +
– |
+ | לחץ על פֶּתֶן סמל לבחירת מצב חיבור או חיסור. |
| הרשמה שעון
• שעון גרזן (2) • ay_clock (3) • az_clock (4) • multi_pipeline_cloc k(5) • ax_chainin_pl_clock k (7) • Adder_input_clock (9) • adder_input_2_clo ck (10) • פלט_שעון (11) • צבור_שעון (1) • accum_pipeline_clock (6) • accum_adder_clock k (8) |
אַף לֹא אֶחָד שעון 0
שעון 1 שעון 2 |
שעון 0 | כדי לעקוף כל רישום, העבר את שעון הרישום למצב אַף לֹא אֶחָד.
החלף את שעון הרישום ל: • שעון 0 להשתמש באות clk[0] כמקור השעון • שעון 1 להשתמש באות clk[1] כמקור השעון • שעון 2 להשתמש באות clk[2] כמקור השעון אתה יכול לשנות הגדרות אלה רק כאשר אתה בוחר הרשמה מאפשר in View פָּרָמֶטֶר. |
איור 1. בלוק DSP View
טבלה 2. תבניות DSP
| תבניות DSP | תֵאוּר |
| לְהַכפִּיל | מבצע כפל דיוק יחיד ומחיל את המשוואה הבאה:
• Out = Ay * Az |
| לְהוֹסִיף | מבצע פעולת חיבור או חיסור דיוק יחיד ומחיל את המשוואות הבאות:.
• Out = Ay + Axe • Out = Ay – Axe |
| הכפל הוסף | מצב זה מבצע כפל דיוק יחיד, ואחריו פעולות חיבור או חיסור ומחיל את המשוואות הבאות.
• Out = (Ay * Az) – chainin • Out = (Ay * Az) + chainin • Out = (Ay * Az) – Axe • Out = (Ay * Az) + Axe |
| הכפל צבר | מבצע כפל נקודה צפה ואחריה חיבור או חיסור בנקודה צפה עם תוצאת הכפל הקודמת ומחיל את המשוואות הבאות:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) בעת צבירה האות מופעל גבוה. • Out(t) = [Ay(t) * Az(t)] + Out (t-1) כאשר היציאה לצבירה מונעת גבוה. • Out(t) = Ay(t) * Az(t) כאשר היציאה לצבירה מונעת נמוך. |
| מצב וקטור 1 | מבצע כפל נקודה צפה ואחריה חיבור או חיסור של נקודה צפה עם קלט השרשרת מבלוק המשתנה DSP הקודם ומחיל את המשוואות הבאות:. |
| נִמשָׁך… | |
| תבניות DSP | תֵאוּר |
| • Out = (Ay * Az) – chainin
• Out = (Ay * Az) + chainin • Out = (Ay * Az) , chainout = Axe |
|
| מצב וקטור 2 | מבצע כפל נקודה צפה כאשר ליבת ה-IP מזין את תוצאת הכפל ישירות ל-chainout. לאחר מכן ליבת ה-IP מוסיפה או מפחיתה את קלט השרשרת מבלוק ה-DSP המשתנה הקודם מהקלט Ax כתוצאת הפלט.
מצב זה מחיל את המשוואות הבאות: • Out = Axe – chainin , chainout = Ay * Az • Out = Axe + chainin , chainout = Ay * Az • Out = Axe , chainout = Ay * Az |
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Signals
איור 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Signals
האיור מציג את אותות הקלט והיציאה של ליבת ה-IP.
טבלה 3. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Signal Input
| שם אות | סוּג | רוֹחַב | בְּרִירַת מֶחדָל | תֵאוּר |
| גרזן[31:0] | קֶלֶט | 32 | נָמוּך | קלט אפיק נתונים למכפיל. אפשר להשיג ב:
• מצב הוסף • מצב הכפל-הוסף ללא תכונת שרשרת ויציאה משרשרת • מצב וקטור 1 • מצב וקטור 2 |
| אה[31:0] | קֶלֶט | 32 | נָמוּך | קלט אפיק נתונים למכפיל.
זמין בכל מצבי הפעולה של הנקודה הצפה. |
| az[31:0] | קֶלֶט | 32 | נָמוּך | קלט אפיק נתונים למכפיל. אפשר להשיג ב:
• להכפיל • הכפל הוסף • כפל צבר • מצב וקטור 1 • מצב וקטור 2 |
| chainin[31:0] | קֶלֶט | 32 | נָמוּך | חבר את האותות הללו לאותות ה-chainout מליבת ה-DSP של הנקודה הצפה הקודמת. |
| קלק[2:0] | קֶלֶט | 3 | נָמוּך | קלט אותות שעון עבור כל האוגרים.
אותות שעון אלו זמינים רק אם אחד מאוגרי הקלט, אוגרי הצינור או אוגר הפלט מוגדר ל שעון 0 or שעון 1 or שעון 2. |
| ena[2:0] | קֶלֶט | 3 | גָבוֹהַ | הפעלת שעון עבור clk[2:0]. האותות הללו הם פעילים-גבוהים.
• ena[0] הוא עבור שעון 0 • ena[1] הוא עבור שעון 1 • ena[2] הוא עבור שעון 2 |
| aclr[1:0] | קֶלֶט | 2 | נָמוּך | אותות כניסה ברורים אסינכרוניים עבור כל האוגרים. האותות הללו הם אקטיביים-גבוהים.
לְהִשְׁתַמֵשׁ aclr[0] עבור כל אוגרי הקלט והשימוש aclr[1] עבור כל אוגרי הצינור והפלט. |
| לִצְבּוֹר | קֶלֶט | 1 | נָמוּך | אות קלט כדי להפעיל או להשבית את תכונת המצבר.
• טען אות זה כדי לאפשר משוב על הפלט של המוסיף. • בטל את האות הזה כדי להשבית את מנגנון המשוב. אתה יכול להצהיר או לבטל את האות הזה במהלך זמן הריצה. זמין במצב Multiply Accumulate. |
| chainout[31:0] | תְפוּקָה | 32 | — | חבר את האותות הללו לאותות השרשרת של ליבת ה-DSP הבאה בנקודה צפה. |
| תוצאה[31:0] | תְפוּקָה | 32 | — | פלט אפיק נתונים מליבת IP. |
היסטוריית תיקונים של מסמכים
שינויים במדריך למשתמש של Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP
| תַאֲרִיך | גִרְסָה | שינויים |
| נובמבר 2017 | 2017.11.06 | שחרור ראשוני. |
תאגיד אינטל. כל הזכויות שמורות. Intel, הלוגו של Intel וסימני Intel אחרים הם סימנים מסחריים של Intel Corporation או של חברות הבת שלה. אינטל מתחייבת לביצועים של מוצרי ה-FPGA והמוליכים למחצה שלה למפרטים הנוכחיים בהתאם לאחריות הסטנדרטית של אינטל, אך שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אינטל אינה נושאת באחריות או חבות הנובעת מהיישום או השימוש בכל מידע, מוצר או שירות המתוארים כאן, למעט כפי שהוסכם במפורש בכתב על ידי אינטל. ללקוחות אינטל מומלץ להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני הסתמכות על מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים. *שמות ומותגים אחרים עשויים להיטען כרכושם של אחרים.
מסמכים / משאבים
 |
intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdfמדריך למשתמש Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
