Intel Cyclone 10 Nativní FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating-Point DSP Uživatelská příručka Intel® FPGA IP
Parametrizace Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
Vyberte různé parametry pro vytvoření jádra IP vhodného pro váš návrh.
- V Intel® Quartus® Prime Pro Edition vytvořte nový projekt zaměřený na zařízení Intel Cyclone® 10 GX.
- V katalogu IP klikněte na Knihovna ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Otevře se editor parametrů Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP. - V dialogovém okně Nová varianta IP zadejte Název entity a klepněte na OK.
- V části Parametry vyberte šablonu DSP a View chcete pro své jádro IP
- V bloku DSP View, přepínat hodiny nebo resetovat každý platný registr.
- Pro Multiply Add nebo Vector Mode 1 klikněte na multiplexer Chain In v GUI a vyberte vstup z portu chainin nebo portu Ax.
- Klepnutím na symbol sčítačky v GUI vyberte sčítání nebo odečítání.
- Kliknutím na multiplexer Chain Out v GUI povolíte port chainout.
- Klikněte na Generovat HDL.
- Klepněte na tlačítko Dokončit.
Intel Cyclone 10 GX Native Floating-Point DSP Parametry IP Intel FPGA
Tabulka 1. Parametry
| Parametr | Hodnota | Výchozí hodnota | Popis |
| Šablona DSP | Násobit Přidat
Násobit Přidat Násobit Akumulovat vektorový režim 1 Vektorový režim 2 |
Násobit | Vyberte požadovaný provozní režim pro blok DSP.
Vybraná operace se projeví v Blok DSP View. |
| View | Registrovat Umožňuje vymazání registru | Registrace umožňuje | Možnosti výběru schématu taktování nebo resetování schématu pro registry view. Vybraná operace se projeví v Blok DSP View. |
| pokračování… | |||
| Parametr | Hodnota | Výchozí hodnota | Popis |
| Vybrat Registrace umožňuje pro Blok DSP View zobrazit schéma taktování registrů. Zde můžete změnit hodiny pro každý z registrů view.
Vybrat Registr se vymaže pro Blok DSP View zobrazit schéma resetování registrů. Zapnout Použijte Single Clear změnit schéma resetování registrů. |
|||
| Použijte Single Clear | Zapnuto nebo vypnuto | Vypnuto | Zapněte tento parametr, pokud chcete, aby jeden reset resetoval všechny registry v bloku DSP. Chcete-li k resetování registrů použít různé resetovací porty, vypněte tento parametr.
Zapněte pro vymazání 0 na výstupním registru; vypněte pro vymazání 1 na výstupním registru. Clear 0 pro vstupní registry používá aclr[0] signál. Clear 1 pro použití výstupních a potrubních registrů aclr[1] signál. Všechny vstupní registry používají resetovací signál aclr[0]. Všechny výstupní a pipeline registry používají resetovací signál aclr[1]. |
| DSP View Blok. | |||
| Řetězový multiplexer (14) | Povolit zakázat | Zakázat | Kliknutím na multiplexer povolíte zřetězení
přístav. |
| Řetězový multiplexer (12) | Vypnout zapnout | Zakázat | Kliknutím na multiplexer povolíte řetězení
přístav. |
| Zmije (13) | +
– |
+ | Klikněte na Zmije symbol pro výběr režimu sčítání nebo odčítání. |
| Registrovat hodiny
• ax_clock (2) • ay_clock (3) • az_clock (4) • mult_pipeline_cloc k(5) • ax_chainin_pl_clock k (7) • adder_input_clock (9) • adder_input_2_clock ck (10) • output_clock (11) • akumulovat_hodiny (1) • accum_pipeline_cl ock (6) • accum_adder_clock k (8) |
Žádný Hodiny 0
Hodiny 1 Hodiny 2 |
Hodiny 0 | Chcete-li obejít jakýkoli registr, přepněte hodiny registru na Žádný.
Přepněte hodiny registru na: • Hodiny 0 použít signál clk[0] jako zdroj hodin • Hodiny 1 použít signál clk[1] jako zdroj hodin • Hodiny 2 použít signál clk[2] jako zdroj hodin Tato nastavení můžete změnit pouze při výběru Registrace umožňuje in View parametr. |
Obrázek 1. Blok DSP View
Tabulka 2. Šablony DSP
| DSP šablony | Popis |
| Násobit | Provede operaci jednoduchého násobení s přesností a použije následující rovnici:
• Out = Ay * Az |
| Přidat | Provede operaci jednoduchého sčítání nebo odčítání a aplikuje následující rovnice:.
• Out = Ay + Ax • Out = Ay – Ax |
| Násobit Přidat | Tento režim provádí jednoduché násobení s přesností, následované operacemi sčítání nebo odčítání a aplikuje následující rovnice.
• Out = (Ay * Az) – řetězení • Out = (Ay * Az) + řetězení • Out = (Ay * Az) – Ax • Out = (Ay * Az) + Ax |
| Násobit Akumulovat | Provede násobení s plovoucí desetinnou čárkou následované sčítáním nebo odečítáním s plovoucí desetinnou čárkou s předchozím výsledkem násobení a aplikuje následující rovnice:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) při akumulaci signál je řízen vysoko. • Out(t) = [Ay(t) * Az(t)] + Out (t-1), když je akumulační port nastaven na vysokou hodnotu. • Out(t) = Ay(t) * Az(t), když je akumulační port nastaven na nízkou hodnotu. |
| Vektorový režim 1 | Provede násobení s plovoucí desetinnou čárkou následované sčítáním nebo odečítáním s plovoucí desetinnou čárkou se zřetězeným vstupem z předchozího bloku proměnné DSP a aplikuje následující rovnice:. |
| pokračování… | |
| DSP šablony | Popis |
| • Out = (Ay * Az) – řetězení
• Out = (Ay * Az) + řetězení • Out = (Ay * Az) , řetězení = Ax |
|
| Vektorový režim 2 | Provádí násobení s plovoucí desetinnou čárkou, kde jádro IP dodává výsledek násobení přímo do řetězení. IP jádro pak přidá nebo odečte zřetězený vstup z předchozího proměnného bloku DSP od vstupu Ax jako výstupní výsledek.
Tento režim používá následující rovnice: • Out = Ax – řetězení , řetězení = Ay * Az • Out = Ax + řetězení , řetězení = Ay * Az • Out = Ax , řetězení = Ay * Az |
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP signály
Obrázek 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP signály
Obrázek ukazuje vstupní a výstupní signály jádra IP.
Tabulka 3. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP vstupní signály
| Název signálu | Typ | Šířka | Výchozí | Popis |
| sekera[31:0] | Vstup | 32 | Nízký | Vstupní datová sběrnice do násobiče. K dispozici v:
• Přidat režim • Režim Multiply-Add bez funkce řetězení a řetězení • Vektorový režim 1 • Vektorový režim 2 |
| ay[31:0] | Vstup | 32 | Nízký | Vstupní datová sběrnice do násobiče.
K dispozici ve všech provozních režimech s pohyblivou řádovou čárkou. |
| az[31:0] | Vstup | 32 | Nízký | Vstupní datová sběrnice do násobiče. K dispozici v:
• Vynásobte • Násobit Přidat • Násobit Akumulovat • Vektorový režim 1 • Vektorový režim 2 |
| řetězení[31:0] | Vstup | 32 | Nízký | Připojte tyto signály k řetězovým signálům z předchozího jádra DSP IP s pohyblivou řádovou čárkou. |
| clk[2:0] | Vstup | 3 | Nízký | Vstupní hodinové signály pro všechny registry.
Tyto hodinové signály jsou dostupné pouze v případě, že je nastaven některý ze vstupních registrů, registrů potrubí nebo výstupních registrů Hodiny 0 or Hodiny 1 or Hodiny 2. |
| ena[2:0] | Vstup | 3 | Vysoký | Povolení hodin pro clk[2:0]. Tyto signály jsou aktivní – vysoká.
• ena[0] je pro Hodiny 0 • ena[1] je pro Hodiny 1 • ena[2] je pro Hodiny 2 |
| aclr[1:0] | Vstup | 2 | Nízký | Asynchronní čisté vstupní signály pro všechny registry. Tyto signály jsou aktivní-vysoké.
Použití aclr[0] pro všechny vstupní registry a použití aclr[1] pro všechny pipeline a výstupní registry. |
| akumulovat | Vstup | 1 | Nízký | Vstupní signál pro zapnutí nebo vypnutí funkce akumulátoru.
• Aktivujte tento signál, abyste umožnili zpětnou vazbu výstupu sčítačky. • Odstraněním tohoto signálu deaktivujete mechanismus zpětné vazby. Tento signál můžete potvrdit nebo zrušit během běhu. K dispozici v režimu Multiply Accumulate. |
| řetězení[31:0] | Výstup | 32 | — | Připojte tyto signály k řetězeným signálům dalšího jádra DSP IP s plovoucí desetinnou čárkou. |
| výsledek [31:0] | Výstup | 32 | — | Výstupní datová sběrnice z IP jádra. |
Historie revizí dokumentu
Změny v uživatelské příručce Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP
| Datum | Verze | Změny |
| listopadu 2017 | 2017.11.06 | Počáteční vydání. |
Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb popsaných v tomto dokumentu, pokud to není výslovně písemně odsouhlaseno společností Intel. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení dříve, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby. *Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.
Dokumenty / zdroje
 |
Intel Cyclone 10 Nativní FloatingPoint DSP FPGA IP [pdfUživatelská příručka Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
