intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX izvorni DSP s pomičnim zarezom Intel® FPGA IP korisnički priručnik
Parametriranje Intel® Cyclone® 10 GX izvornog DSP-a s pomičnim zarezom Intel® FPGA IP
Odaberite različite parametre za stvaranje IP jezgre prikladne za vaš dizajn.
- U Intel® Quartus® Prime Pro Edition izradite novi projekt koji cilja na uređaj Intel Cyclone® 10 GX.
- U IP katalogu kliknite na Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Otvara se uređivač IP parametara Intel Cyclone 10 GX Native Floating-Point DSP IP Core. - U dijaloški okvir New IP Variation unesite naziv entiteta i kliknite OK.
- Pod Parametri odaberite DSP predložak i View želite za svoju IP jezgru
- U DSP bloku View, prebacivanje sata ili resetiranje svakog važećeg registra.
- Za Multiply Add ili Vector Mode 1, kliknite na Chain In multiplekser u GUI-ju da biste odabrali ulaz iz chainin porta ili Axe porta.
- Pritisnite simbol zbrajalica u GUI-ju za odabir zbrajanja ili oduzimanja.
- Kliknite na Chain Out multiplekser u GUI-ju da biste omogućili ulančani priključak.
- Kliknite Generiraj HDL.
- Pritisnite Završi.
Intel Cyclone 10 GX izvorni DSP s pomičnim zarezom Intel FPGA IP parametri
Tablica 1. Parametri
| Parametar | Vrijednost | Zadana vrijednost | Opis |
| DSP predložak | Pomnožiti Dodati
Množenje Dodavanje Množenje Akumuliranje vektorskog načina 1 Vektorski način rada 2 |
Pomnožiti | Odaberite željeni način rada za DSP blok.
Odabrana operacija odražava se u DSP blok View. |
| View | Register Omogućuje brisanje registra | Registracija Omogućuje | Mogućnosti odabira taktne sheme ili resetiranja sheme za registre view. Odabrana operacija odražava se u DSP blok View. |
| nastavak… | |||
| Parametar | Vrijednost | Zadana vrijednost | Opis |
| Odaberite Registracija Omogućuje za DSP blok View za prikaz sheme takta registara. Možete promijeniti satove za svaki od registara u ovome view.
Odaberite Registracija Briše za DSP blok View za prikaz sheme resetiranja registara. Upaliti Upotrijebite Jednostruko jasno za promjenu sheme resetiranja registara. |
|||
| Upotrijebite Jednostruko jasno | Uključeno ili isključeno | Isključeno | Uključite ovaj parametar ako želite da se jednom resetiraju svi registri u DSP bloku. Isključite ovaj parametar za korištenje različitih portova za resetiranje za resetiranje registara.
Uključite za brisanje 0 na izlaznom registru; isključiti za brisanje 1 na izlaznom registru. Jasno 0 za ulazne registre koristi aclr[0] signal. Jasno 1 za korištenje izlaznih i cjevovodnih registara aclr[1] signal. Svi ulazni registri koriste aclr[0] reset signal. Svi izlazni i cjevovodni registri koriste aclr[1] reset signal. |
| DSP View Blokirati. | |||
| Lančani multiplekser (14) | Omogući onemogući | Onemogući | Kliknite na multipleksor da omogućite ulančavanje
luka. |
| Ulančani multiplekser (12) | Onemogućiti omogućiti | Onemogući | Kliknite na multipleksor da biste omogućili ulančavanje
luka. |
| Guja (13) | +
– |
+ | Kliknite na Guja simbol za odabir načina zbrajanja ili oduzimanja. |
| Registrirajte sat
• ax_clock (2) • ay_clock (3) • az_clock (4) • multi_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clo ck (10) • output_clock (11) • akumulirati_sat (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8) |
Nijedan Sat 0
Sat 1 Sat 2 |
Sat 0 | Za zaobilaženje bilo kojeg registra, prebacite sat registra na Nijedan.
Prebaci sat registratora na: • Sat 0 koristiti clk[0] signal kao izvor takta • Sat 1 koristiti clk[1] signal kao izvor takta • Sat 2 koristiti clk[2] signal kao izvor takta Ove postavke možete promijeniti samo kada odaberete Registracija Omogućuje in View parametar. |
Slika 1. DSP blok View
Tablica 2. DSP predlošci
| DSP predlošci | Opis |
| Pomnožiti | Izvodi operaciju množenja s jednom preciznošću i primjenjuje sljedeću jednadžbu:
• Out = Ay * Az |
| Dodati | Izvodi operaciju zbrajanja ili oduzimanja s jednom preciznošću i primjenjuje sljedeće jednadžbe:.
• Out = Ay + Ax • Out = Ay – Ax |
| Množenje Dodaj | Ovaj način rada izvodi množenje s jednom preciznošću, nakon čega slijede operacije zbrajanja ili oduzimanja i primjenjuje sljedeće jednadžbe.
• Out = (Ay * Az) – chainin • Out = (Ay * Az) + chainin • Out = (Ay * Az) – Ax • Out = (Ay * Az) + Ax |
| Umnožiti Akumulirati | Izvodi množenje s pomičnim zarezom nakon čega slijedi zbrajanje ili oduzimanje s pomičnim zarezom s prethodnim rezultatom množenja i primjenjuje sljedeće jednadžbe:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) kada se akumulira signal je visok. • Out(t) = [Ay(t) * Az(t)] + Out (t-1) kada je priključak za akumuliranje postavljen na visoku razinu. • Out(t) = Ay(t) * Az(t) kada je priključak za akumulaciju u niskom stanju. |
| Vektorski način rada 1 | Izvodi množenje s pomičnim zarezom nakon čega slijedi zbrajanje ili oduzimanje s pomičnim zarezom s lančanim unosom iz prethodnog DSP bloka varijable i primjenjuje sljedeće jednadžbe:. |
| nastavak… | |
| DSP predlošci | Opis |
| • Out = (Ay * Az) – chainin
• Out = (Ay * Az) + chainin • Out = (Ay * Az) , lančani izlaz = Ax |
|
| Vektorski način rada 2 | Izvodi množenje s pomičnim zarezom gdje IP jezgra šalje rezultat množenja izravno u lančano spajanje. IP jezgra zatim dodaje ili oduzima lančani ulaz iz prethodne varijable DSP bloka od ulaza Ax kao izlazni rezultat.
Ovaj način rada primjenjuje sljedeće jednadžbe: • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax, lančani izlaz = Ay * Az |
Intel Cyclone 10 GX izvorni DSP s pomičnim zarezom Intel FPGA IP signali
Slika 2. Intel Cyclone 10 GX izvorni DSP s pomičnim zarezom Intel FPGA IP signali
Na slici su prikazani ulazni i izlazni signali IP jezgre.
Tablica 3. Intel Cyclone 10 GX izvorni DSP s pomičnim zarezom Intel FPGA IP ulazni signali
| Naziv signala | Tip | Širina | Zadano | Opis |
| sjekira[31:0] | Ulazni | 32 | Niska | Ulazna sabirnica podataka u množitelj. Dostupno u:
• Dodaj mod • Multiply-Add način rada bez značajke ulančavanja i ispadanja • Vektorski način rada 1 • Vektorski način rada 2 |
| da[31:0] | Ulazni | 32 | Niska | Ulazna sabirnica podataka u množitelj.
Dostupan u svim načinima rada s pomičnim zarezom. |
| az[31:0] | Ulazni | 32 | Niska | Ulazna sabirnica podataka u množitelj. Dostupno u:
• Množenje • Množenje Zbrajanje • Umnoži Akumuliraj • Vektorski način rada 1 • Vektorski način rada 2 |
| lanac[31:0] | Ulazni | 32 | Niska | Povežite ove signale s lančanim signalima iz prethodne IP jezgre DSP s pomičnim zarezom. |
| clk[2:0] | Ulazni | 3 | Niska | Ulazni taktni signali za sve registre.
Ovi signali takta dostupni su samo ako je bilo koji od ulaznih registara, registara cjevovoda ili izlaznih registara postavljen na Sat 0 or Sat 1 or Sat 2. |
| ena[2:0] | Ulazni | 3 | visoko | Omogući sat za clk[2:0]. Ovi signali su aktivni-visoki.
• ena[0] je za Sat 0 • ena[1] je za Sat 1 • ena[2] je za Sat 2 |
| aclr[1:0] | Ulazni | 2 | Niska | Asinkroni jasni ulazni signali za sve registre. Ovi signali su aktivni-visoki.
Koristiti aclr[0] za sve ulazne registre i korištenje aclr[1] za sve cjevovode i izlazne registre. |
| akumulirati | Ulazni | 1 | Niska | Ulazni signal za omogućavanje ili onemogućavanje značajke akumulatora.
• Potvrdite ovaj signal kako biste omogućili povratnu informaciju izlaza zbrajala. • Poništite ovaj signal kako biste onemogućili mehanizam povratne sprege. Možete potvrditi ili poništiti ovaj signal tijekom izvođenja. Dostupno u načinu Multiply Accumulate. |
| lanac[31:0] | Izlaz | 32 | — | Povežite ove signale s lančanim signalima sljedeće DSP IP jezgre s pomičnim zarezom. |
| rezultat[31:0] | Izlaz | 32 | — | Izlazna sabirnica podataka iz IP jezgre. |
Povijest revizija dokumenta
Promjene u Intel Cyclone 10 GX izvornom DSP-u s pomičnim zarezom Intel FPGA IP korisnički priručnik
| Datum | Verzija | Promjene |
| studeni 2017 | 2017.11.06 | Početno izdanje. |
Intel Corporation. Sva prava pridržana. Intel, Intelov logotip i druge Intelove oznake zaštitni su znakovi Intel Corporation ili njegovih podružnica. Intel jamči performanse svojih FPGA i poluvodičkih proizvoda prema trenutnim specifikacijama u skladu s Intelovim standardnim jamstvom, ali zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo koje vrijeme bez prethodne najave. Intel ne preuzima nikakvu odgovornost niti obvezu proizašlu iz primjene ili upotrebe bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako je Intel izričito pismeno pristao. Intelovim kupcima savjetuje se da nabave najnoviju verziju specifikacija uređaja prije nego što se pouzdaju u bilo kakve objavljene informacije i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.
Dokumenti / Resursi
 |
intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdf] Korisnički priručnik Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
