intel Cyclone 10 Native FloatingPoint DSP FPGA IP

Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP Användarhandbok

Parametrering av Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP

Välj olika parametrar för att skapa en IP-kärna som passar din design.

1. I Intel® Quartus® Prime Pro Edition, skapa ett nytt projekt som riktar sig till en Intel Cyclone® 10 GX-enhet.
2. I IP Catalog klickar du på Bibliotek ➤ DSP ➤ Primitiv DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
   Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP-parameterredigerare öppnas.
3. I dialogrutan Ny IP-variation anger du ett enhetsnamn och klickar på OK.
4. Under Parametrar väljer du DSP-mall och View du vill ha för din IP-kärna
5. I DSP-blocket View, växla klockan eller återställ varje giltigt register.
6. För Multiplicera Add eller Vector Mode 1, klicka på Chain In multiplexern i GUI för att välja input från chainin-porten eller Axe-porten.
7. Klicka på Adder-symbolen i GUI för att välja addition eller subtraktion.
8. Klicka på Chain Out-multiplexern i GUI för att aktivera chainout-porten.
9. Klicka på Generera HDL.
10. Klicka på Slutför.

Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-parametrar
Tabell 1. Parametrar

Parameter	Värde	Standardvärde	Beskrivning
DSP-mall	Multiplicera Tillägga Multiplicera Lägg till Multiplicera Ackumulera vektorläge 1 Vektorläge 2	Multiplicera	Välj önskat driftläge för DSP-blocket. Den valda operationen återspeglas i DSP-block View.
View	Registrera Aktiverar Registerrensning	Registrera aktiverar	Alternativ för att välja klockningsschema eller återställningsschema för register view. Den valda operationen återspeglas i DSP-block View.
fortsatt…

Parameter	Värde	Standardvärde	Beskrivning
			Välja Registrera aktiverar för DSP-block View för att visa registers klockningsschema. Du kan ändra klockorna för vart och ett av registren i detta view. Välja Registreringen rensas för DSP-block View för att visa registeråterställningsschema. Sätta på Använd Single Clear för att ändra registeråterställningsschemat.
Använd Single Clear	På eller av	Av	Slå på denna parameter om du vill att en enda återställning ska återställa alla register i DSP-blocket. Stäng av denna parameter för att använda olika återställningsportar för att återställa registren. Slå på för att rensa 0 på utgångsregistret; stäng av för clear 1 på utgångsregistret. Rensa 0 för inmatningsregister använder aclr[0] signal. Rensa 1 för användning av utgångs- och pipelineregister aclr[1]-signal. Alla ingångsregister använder aclr[0] återställningssignal. Alla utgångs- och pipelineregister använder aclr[1] återställningssignal.
DSP View Blockera.
Kedje i multiplexer (14)	Aktivera inaktivera	Inaktivera	Klicka på multiplexern för att aktivera chainin hamn.
Chain Out Multiplexer (12)	Avaktivera Aktivera	Inaktivera	Klicka på multiplexern för att aktivera chainout hamn.
Adder (13)	+ –	+	Klicka på Huggorm symbol för att välja additions- eller subtraktionsläge.
Registrera klocka • ax_clock (2) • ay_clock (3) • az_clock (4) • multi_pipeline_clock k(5) • ax_chainin_pl_clock k (7) • adder_input_clock (9) • adder_input_2_clo ck (10) • output_clock (11) • ackumulera_klocka (1) • accum_pipeline_cl ock (6) • accum_adder_clock k (8)	Ingen Klocka 0 Klocka 1 Klocka 2	Klocka 0	För att kringgå något register, växla registerklockan till Ingen. Växla registerklockan till: •    Klocka 0 för att använda clk[0]-signalen som klockkälla •    Klocka 1 för att använda clk[1]-signalen som klockkälla •    Klocka 2 för att använda clk[2]-signalen som klockkälla Du kan bara ändra dessa inställningar när du väljer Registrera aktiverar in View parameter.

Figur 1. DSP-block View

Tabell 2. DSP-mallar

DSP-mallar	Beskrivning
Multiplicera	Utför enkel precisionsmultiplikation och tillämpar följande ekvation: • Ut = Ay * Az
Tillägga	Utför enkel precisionsaddition eller subtraktion och tillämpar följande ekvationer:. • Ut = Ay + Axe • Ut = Ay – Axe
Multiplicera Lägg till	Detta läge utför enkelprecisionsmultiplikation, följt av additions- eller subtraktionsoperationer och tillämpar följande ekvationer. • Ut = (Ay * Az) – chainin • Ut = (Ay * Az) + chainin • Ut = (Ay * Az) – Ax • Ut = (Ay * Az) + Axe
Multiplicera ackumulera	Utför flyttalsmultiplikation följt av flyttalsaddition eller -subtraktion med föregående multiplikationsresultat och tillämpar följande ekvationer: • Ut(t) = [Ay(t) * Az(t)] – Ut (t-1) när ackumuleras signalen är hög. • Ut(t) = [Ay(t) * Az(t)] + Ut (t-1) när den ackumulerade porten är hög. • Out(t) = Ay(t) * Az(t) när den ackumulerade porten är låg.
Vektorläge 1	Utför flyttalsmultiplikation följt av flyttalsaddition eller -subtraktion med kedjeinmatningen från föregående variabel DSP-block och tillämpar följande ekvationer:.
fortsatt…

DSP-mallar	Beskrivning
	• Ut = (Ay * Az) – chainin • Ut = (Ay * Az) + chainin • Ut = (Ay * Az), chainout = Axe
Vektorläge 2	Utför flyttalsmultiplikation där IP-kärnan matar multiplikationsresultatet direkt till chainout. IP-kärnan adderar eller subtraherar sedan kedjeinmatningen från det föregående variabeln DSP-blocket från ingången Ax som utgångsresultat. Detta läge tillämpar följande ekvationer: • Ut = Axe – chainin , chainout = Ay * Az • Ut = Axe + chainin , chainout = Ay * Az • Ut = Axe , chainout = Ay * Az

Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-signaler

Figur 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-signaler
Bilden visar in- och utsignalerna för IP-kärnan.

Tabell 3. Intel Cyclone 10 GX Native Floating Point DSP Intel FPGA IP-ingångssignaler

Signalnamn	Typ	Bredd	Standard	Beskrivning
yxa[31:0]	Input	32	Låg	Mata in databussen till multiplikatorn. Tillgänglig i: • Lägg till läge • Multiplicera-lägg-läge utan chainin och chainout-funktion • Vektorläge 1 • Vektorläge 2
ja [31:0]	Input	32	Låg	Mata in databussen till multiplikatorn. Tillgänglig i alla flyttalslägen.
az[31:0]	Input	32	Låg	Mata in databussen till multiplikatorn. Tillgänglig i: • Multiplicera • Multiplicera Lägg till • Multiplicera ackumulera • Vektorläge 1 • Vektorläge 2
kedja [31:0]	Input	32	Låg	Anslut dessa signaler till chainout-signalerna från den föregående flyttals-DSP-IP-kärnan.
clk[2:0]	Input	3	Låg	Ingående klocksignaler för alla register. Dessa klocksignaler är endast tillgängliga om något av ingångsregistren, pipelineregistren eller utgångsregistret är inställt på Klocka 0 or Klocka 1 or Klocka 2.
ena[2:0]	Input	3	Hög	Klockaktivering för clk[2:0]. Dessa signaler är aktiva-Hög. • ena[0] är för Klocka 0 • ena[1] är för Klocka 1 • ena[2] är för Klocka 2
aclr[1:0]	Input	2	Låg	Asynkrona klara insignaler för alla register. Dessa signaler är aktiva-höga. Använda aclr[0] för alla ingångsregister och användning aclr[1] för alla pipeline- och utgångsregister.
ackumulera	Input	1	Låg	Insignal för att aktivera eller inaktivera ackumulatorfunktionen. • Bekräfta denna signal för att möjliggöra återkoppling av adderarens utsignal. • Avaktivera denna signal för att inaktivera återkopplingsmekanismen. Du kan hävda eller avaktivera denna signal under körning. Tillgänglig i läget Multiplicera ackumulera.
chainout[31:0]	Produktion	32	—	Anslut dessa signaler till kedjesignalerna för nästa flyttals DSP IP-kärna.
resultat[31:0]	Produktion	32	—	Utdatabuss från IP-kärna.

Revisionshistorik för dokument

Ändringar av Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Användarhandbok

Datum	Version	Ändringar
november 2017	2017.11.06	Initial release.

Intel Corporation. Alla rättigheter förbehållna. Intel, Intels logotyp och andra Intel-märken är varumärken som tillhör Intel Corporation eller dess dotterbolag. Intel garanterar prestanda för sina FPGA- och halvledarprodukter enligt gällande specifikationer i enlighet med Intels standardgaranti, men förbehåller sig rätten att göra ändringar i alla produkter och tjänster när som helst utan föregående meddelande. Intel tar inget ansvar eller ansvar som uppstår till följd av applikationen eller användningen av någon information, produkt eller tjänst som beskrivs här, förutom vad som uttryckligen har godkänts skriftligen av Intel. Intel-kunder rekommenderas att skaffa den senaste versionen av enhetsspecifikationerna innan de förlitar sig på någon publicerad information och innan de beställer produkter eller tjänster. *Andra namn och varumärken kan göras anspråk på att vara andras egendom.

Dokument/resurser

intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdf] Användarhandbok Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP

Referenser

• Användarmanual