إنتل Cyclone 10 Native FloatingPoint DSP FPGA IP
دليل مستخدم Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
معلمة Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
حدد معلمات مختلفة لإنشاء نواة IP مناسبة لتصميمك.
- في إصدار Intel® Quartus® Prime Pro ، أنشئ مشروعًا جديدًا يستهدف جهاز Intel Cyclone® 10 GX.
- في كتالوج IP ، انقر فوق Library ➤ DSP Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
يفتح محرر معلمات Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP. - في مربع الحوار New IP Variation ، أدخل اسم الكيان وانقر فوق OK.
- ضمن المعلمات ، حدد قالب DSP و View الذي تريده لنواة IP الخاصة بك
- في DSP Block View، قم بتبديل الساعة أو إعادة تعيين كل سجل صالح.
- من أجل Multiply Add أو Vector Mode 1 ، انقر فوق Chain In المضاعف في واجهة المستخدم الرسومية لتحديد الإدخال من منفذ chainin أو منفذ Ax.
- انقر فوق رمز Adder في واجهة المستخدم الرسومية لتحديد الجمع أو الطرح.
- انقر فوق معدد إرسال Chain Out في واجهة المستخدم الرسومية لتمكين منفذ chainout.
- انقر فوق إنشاء HDL.
- انقر فوق "إنهاء".
معلمات Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP
الجدول 1. المعلمات
| المعلمة | قيمة | القيمة الافتراضية | وصف |
| قالب DSP | ضاعف يضيف
قم بضرب إضافة مضاعف تتراكم وضع المتجه 1 وضع المتجه 2 |
ضاعف | حدد وضع التشغيل المطلوب لكتلة DSP.
تنعكس العملية المحددة في ملف كتلة DSP View. |
| View | تسجيل يمكّن مسح السجل | تمكين التسجيل | خيارات لتحديد نظام تسجيل الوقت أو إعادة تعيين مخطط للسجلات view. تنعكس العملية المحددة في ملف كتلة DSP View. |
| تابع… | |||
| المعلمة | قيمة | القيمة الافتراضية | وصف |
| يختار تمكين التسجيل ل كتلة DSP View لإظهار مخطط تسجيل الوقت السجلات. يمكنك تغيير الساعات لكل من السجلات في هذا view.
يختار مسح التسجيل ل كتلة DSP View لإظهار مخطط إعادة تعيين السجلات. شغله استخدام واحد واضح لتغيير نظام إعادة تعيين السجلات. |
|||
| استخدام واحد واضح | تشغيل أو إيقاف | عن | قم بتشغيل هذه المعلمة إذا كنت تريد إعادة تعيين واحدة لإعادة تعيين جميع السجلات في كتلة DSP. قم بإيقاف تشغيل هذه المعلمة لاستخدام منافذ إعادة تعيين مختلفة لإعادة تعيين السجلات.
قم بتشغيل لمسح 0 في سجل الإخراج ؛ قم بإيقاف تشغيل واضح 1 في سجل الإخراج. امسح 0 لسجلات الإدخال يستخدم aclr [0] إشارة. امسح 1 لاستخدامات سجلات الإخراج وخطوط الأنابيب aclr [1] إشارة. تستخدم كافة سجلات الإدخال إشارة إعادة تعيين aclr [0]. تستخدم جميع سجلات الإخراج والأنابيب إشارة إعادة تعيين aclr [1]. |
| معالج الإشارة الرقمية View حاجز. | |||
| سلسلة في معدد (14) | مفعل وغير مفعل | إبطال | انقر فوق معدد الإرسال لتمكين chainin
ميناء. |
| سلسلة خارج معدد (12) | تعطيل تمكين | إبطال | انقر فوق معدد الإرسال لتمكين chainout
ميناء. |
| الأدير (13) | +
– |
+ | انقر على الأفعى لتحديد وضع الجمع أو الطرح. |
| تسجيل الساعة
• ax_clock (2) • ay_clock (3) • az_clock (4) • mult_pipeline_cloc k (5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clo ck (10) • output_clock (11) • تراكم_ساعة (1) • cum_pipeline_cl ock (6) • build_adder_cloc k (8) |
لا أحد الساعة 0
الساعة 1 الساعة 2 |
الساعة 0 | لتجاوز أي سجل ، قم بتبديل ساعة التسجيل إلى لا أحد.
بدّل ساعة التسجيل إلى: • الساعة 0 لاستخدام إشارة clk [0] كمصدر الساعة • الساعة 1 لاستخدام إشارة clk [1] كمصدر الساعة • الساعة 2 لاستخدام إشارة clk [2] كمصدر الساعة يمكنك فقط تغيير هذه الإعدادات عندما تختار تمكين التسجيل in View المعلمة. |
الشكل 1. كتلة DSP View
الجدول 2. قوالب DSP
| قوالب DSP | وصف |
| ضاعف | ينفذ عملية ضرب فردية دقيقة ويطبق المعادلة التالية:
• خارج = Ay * Az |
| يضيف | ينفذ عملية جمع أو طرح بدقة مفردة ويطبق المعادلات التالية :.
• خارج = آي + فأس • خارج = آي - الفأس |
| اضرب أضف | يقوم هذا الوضع بتنفيذ عملية ضرب فردية بدقة متبوعة بعمليات جمع أو طرح وتطبيق المعادلات التالية.
• خارج = (Ay * Az) - سلسلة • خارج = (Ay * Az) + سلسلة • خارج = (Ay * Az) - فأس • الخروج = (Ay * Az) + Ax |
| تتراكم | يقوم بضرب الفاصلة العائمة متبوعًا بجمع الفاصلة العائمة أو الطرح بنتيجة الضرب السابقة ويطبق المعادلات التالية:
• Out (t) = [Ay (t) * Az (t)] - إخراج (t-1) عند التجميع إشارة عالية. • Out (t) = [Ay (t) * Az (t)] + Out (t-1) عند دفع المنفذ المتراكم عاليًا. • Out (t) = Ay (t) * Az (t) عندما يكون المنفذ المتراكم منخفضًا. |
| وضع المتجه 1 | يقوم بضرب الفاصلة العائمة متبوعًا بجمع الفاصلة العائمة أو الطرح باستخدام إدخال السلسلة من كتلة DSP المتغيرة السابقة ويطبق المعادلات التالية :. |
| تابع… | |
| قوالب DSP | وصف |
| • خارج = (Ay * Az) - سلسلة
• خارج = (Ay * Az) + سلسلة • الخارج = (Ay * Az) ، السلسلة = الفأس |
|
| وضع المتجه 2 | يقوم بضرب الفاصلة العائمة حيث يغذي نواة IP نتيجة الضرب مباشرة إلى سلسلة. ثم يضيف جوهر IP أو يطرح إدخال السلسلة من كتلة DSP المتغيرة السابقة من إدخال الفأس كنتيجة الإخراج.
يطبق هذا الوضع المعادلات التالية: • Out = Ax - chainin، chainout = Ay * Az • الخارج = الفأس + السلسلة ، السلسلة = Ay * Az • خارج = فأس ، سلسلة = Ay * Az |
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP إشارات
الشكل 2. إشارات Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP
يوضح الشكل إشارات الإدخال والإخراج الخاصة بنواة IP.
الجدول 3. إشارات إدخال Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP
| اسم الإشارة | يكتب | عرض | تقصير | وصف |
| فأس [31: 0] | مدخل | 32 | قليل | إدخال ناقل البيانات إلى المضاعف. متوفر في:
• إضافة الوضع • وضع الضرب الإضافة بدون ميزة chainin و chainout • وضع المتجه 1 • وضع المتجه 2 |
| ay [31: 0] | مدخل | 32 | قليل | إدخال ناقل البيانات إلى المضاعف.
متوفر في جميع أوضاع تشغيل النقطة العائمة. |
| az [31: 0] | مدخل | 32 | قليل | إدخال ناقل البيانات إلى المضاعف. متوفر في:
• تتضاعف • اضرب أضف • تتراكم تتراكم • وضع المتجه 1 • وضع المتجه 2 |
| سلسلة [31: 0] | مدخل | 32 | قليل | قم بتوصيل هذه الإشارات بإشارات السلسلة من نواة DSP IP السابقة للنقطة العائمة. |
| clk [2: 0] | مدخل | 3 | قليل | إدخال إشارات الساعة لجميع السجلات.
لا تتوفر إشارات الساعة هذه إلا إذا تم ضبط أي من سجلات الإدخال أو سجلات خطوط الأنابيب أو سجل الإخراج على الساعة 0 or الساعة 1 or الساعة 2. |
| إينا [2: 0] | مدخل | 3 | عالي | تمكّن الساعة لـ clk [2: 0]. هذه الإشارات نشطة عالية.
• ena [0] من أجل الساعة 0 • ena [1] من أجل الساعة 1 • ena [2] من أجل الساعة 2 |
| aclr [1: 0] | مدخل | 2 | قليل | إشارات إدخال واضحة غير متزامنة لجميع السجلات. هذه الإشارات نشطة عالية.
يستخدم aclr [0] لجميع سجلات الإدخال والاستخدام aclr [1] لجميع خطوط الأنابيب وسجلات الإخراج. |
| تراكم | مدخل | 1 | قليل | إشارة الإدخال لتمكين أو تعطيل ميزة المجمع.
• قم بتأكيد هذه الإشارة لتمكين التغذية الراجعة لإخراج الأعلاف. • قم بإلغاء تأكيد هذه الإشارة لتعطيل آلية التغذية الراجعة. يمكنك تأكيد أو إلغاء تأكيد هذه الإشارة أثناء وقت التشغيل. متوفر في وضع مضاعفة التراكم. |
| سلسلة [31: 0] | الناتج | 32 | — | قم بتوصيل هذه الإشارات بإشارات السلسلة الخاصة بنواة IP DSP التالية ذات النقطة العائمة. |
| نتيجة [31: 0] | الناتج | 32 | — | ناقل بيانات الإخراج من IP core. |
سجل مراجعة الوثيقة
التغييرات على دليل مستخدم Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP
| تاريخ | إصدار | التغييرات |
| نوفمبر 2017 | 2017.11.06 | الإصدار الأولي. |
شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات. * قد تكون الأسماء والعلامات التجارية الأخرى مملوكة لآخرين.
المستندات / الموارد
 |
إنتل Cyclone 10 Native FloatingPoint DSP FPGA IP [بي دي اف] دليل المستخدم Cyclone 10 Native FloatingPoint DSP FPGA IP ، 10 Native FloatingPoint DSP FPGA IP ، Native FloatingPoint DSP FPGA IP ، FloatingPoint DSP FPGA IP ، DSP FPGA IP ، FPGA IP |
