Intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating Point DSP Intel® FPGA IP User Guide
Parametrização do Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
Selecione diferentes parâmetros para criar um núcleo IP adequado ao seu projeto.
- No Intel® Quartus® Prime Pro Edition, crie um novo projeto direcionado a um dispositivo Intel Cyclone® 10 GX.
- No IP Catalog, clique em Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
O editor de parâmetros de IP Core IP Intel Cyclone 10 GX Native Floating-Point é aberto. - Na caixa de diálogo Nova Variação de IP, digite um Nome de Entidade e clique em OK.
- Em Parâmetros, selecione o Modelo DSP e o View você quer para o seu núcleo IP
- No Bloco DSP View, alterne o relógio ou reinicie cada registro válido.
- Para Multiply Add ou Vector Mode 1, clique no multiplexador Chain In na GUI para selecionar a entrada da porta chainin ou da porta Ax.
- Clique no símbolo Adder na GUI para selecionar adição ou subtração.
- Clique no multiplexador Chain Out na GUI para habilitar a porta chainout.
- Clique em Gerar HDL.
- Clique em Concluir.
Intel Cyclone 10 GX Native Floating Point DSP Intel FPGA Parâmetros IP
Tabela 1. Parâmetros
| Parâmetro | Valor | Valor Padrão | Descrição |
| Modelo DSP | Multiplicar Adicionar
Multiplicar Adicionar Multiplicar Acumular Modo Vetorial 1 Modo vetorial 2 |
Multiplicar | Selecione o modo operacional desejado para o bloco DSP.
A operação selecionada é refletida no Bloco DSP View. |
| View | Registro Habilita Registro Limpa | Registrar Habilita | Opções para selecionar esquema de clock ou esquema de redefinição para registradores view. A operação selecionada é refletida no Bloco DSP View. |
| continuou… | |||
| Parâmetro | Valor | Valor Padrão | Descrição |
| Selecione Registrar Habilita para Bloco DSP View para mostrar o esquema de clock dos registradores. Você pode alterar os relógios para cada um dos registradores neste view.
Selecione Registro Limpa para Bloco DSP View para mostrar o esquema de reinicialização dos registradores. Ligar Usar Limpeza Simples para alterar o esquema de reinicialização dos registradores. |
|||
| Usar Limpeza Simples | Ligado ou desligado | Desligado | Ative este parâmetro se desejar um único reset para redefinir todos os registros no bloco DSP. Desative este parâmetro para usar diferentes portas de redefinição para redefinir os registros.
Ligue para limpar 0 no registro de saída; desligue para limpar 1 no registro de saída. Limpar 0 para registros de entrada usa aclr[0] sinal. Limpar 1 para registros de saída e pipeline usa sinal aclr[1]. Todos os registros de entrada usam o sinal de reinicialização aclr[0]. Todos os registros de saída e pipeline usam o sinal de reset aclr[1]. |
| DSP View Bloquear. | |||
| Cadeia no multiplexador (14) | Habilitar desabilitar | Desabilitar | Clique no multiplexador para ativar o chainin
porta. |
| Multiplexador de Saída de Cadeia (12) | Desabilitar habilitar | Desabilitar | Clique no multiplexador para habilitar o chainout
porta. |
| Somador (13) | +
– |
+ | Clique no Adicionador símbolo para selecionar o modo de adição ou subtração. |
| Registrar Relógio
• ax_clock (2) • ay_clock (3) • z_clock (4) • mult_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clock (10) • output_clock (11) • acumula_relógio (1) • accum_pipeline_cl ock (6) • accum_adder_clock (8) |
Nenhum Relógio 0
Relógio 1 Relógio 2 |
Relógio 0 | Para ignorar qualquer registro, alterne o relógio do registro para Nenhum.
Alternar o relógio do registro para: • Relógio 0 para usar o sinal clk[0] como fonte de clock • Relógio 1 para usar o sinal clk[1] como fonte de clock • Relógio 2 para usar o sinal clk[2] como fonte de clock Você só pode alterar essas configurações quando selecionar Registrar Habilita in View parâmetro. |
Figura 1. Bloco DSP View
Tabela 2. Modelos DSP
| Modelos DSP | Descrição |
| Multiplicar | Executa operação de multiplicação de precisão única e aplica a seguinte equação:
• Fora = Ay * Az |
| Adicionar | Executa operação de adição ou subtração de precisão única e aplica as seguintes equações:.
• Fora = Ay + Ax • Fora = Ay – Ax |
| Multiplicar Adicionar | Este modo executa uma multiplicação de precisão simples, seguida por operações de adição ou subtração e aplica as seguintes equações.
• Fora = (Ay * Az) – em cadeia • Out = (Ay * Az) + chainin • Fora = (Ay * Az) – Machado • Fora = (Ay * Az) + Ax |
| Multiplicar Acumular | Executa a multiplicação de ponto flutuante seguida pela adição ou subtração de ponto flutuante com o resultado da multiplicação anterior e aplica as seguintes equações:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) quando acumulado o sinal é elevado. • Out(t) = [Ay(t) * Az(t)] + Out (t-1) quando a porta acumulada é alta. • Out(t) = Ay(t) * Az(t) quando a porta de acúmulo está baixa. |
| Modo vetorial 1 | Executa a multiplicação de ponto flutuante seguida pela adição ou subtração de ponto flutuante com a entrada chainin do bloco DSP variável anterior e aplica as seguintes equações:. |
| continuou… | |
| Modelos DSP | Descrição |
| • Fora = (Ay * Az) – em cadeia
• Out = (Ay * Az) + chainin • Out = (Ay * Az), chainout = Ax |
|
| Modo vetorial 2 | Executa a multiplicação de ponto flutuante onde o núcleo IP alimenta o resultado da multiplicação diretamente para o encadeamento. O núcleo IP então adiciona ou subtrai a entrada chainin do bloco DSP variável anterior da entrada Ax como resultado da saída.
Este modo aplica as seguintes equações: • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax , chainout = Ay * Az |
Intel Cyclone 10 GX Native Floating Point DSP Intel FPGA IP Signals
Figura 2. Intel Cyclone 10 GX Native Floating Point DSP Intel FPGA IP Signals
A figura mostra os sinais de entrada e saída do núcleo IP.
Tabela 3. Intel Cyclone 10 GX Native Floating Point DSP Intel FPGA IP Input Signals
| Nome do sinal | Tipo | Largura | Padrão | Descrição |
| machado[31:0] | Entrada | 32 | Baixo | Barramento de dados de entrada para o multiplicador. Disponível em:
• Adicionar modo • Modo multiplicar-adicionar sem recurso de encadeamento e encadeamento • Modo vetorial 1 • Modo vetorial 2 |
| sim [31:0] | Entrada | 32 | Baixo | Barramento de dados de entrada para o multiplicador.
Disponível em todos os modos operacionais de ponto flutuante. |
| z[31:0] | Entrada | 32 | Baixo | Barramento de dados de entrada para o multiplicador. Disponível em:
• Multiplique • Multiplicar Adicionar • Multiplicar Acumular • Modo vetorial 1 • Modo vetorial 2 |
| em cadeia[31:0] | Entrada | 32 | Baixo | Conecte esses sinais aos sinais de encadeamento do núcleo IP DSP de ponto flutuante anterior. |
| clique[2:0] | Entrada | 3 | Baixo | Sinais de clock de entrada para todos os registradores.
Esses sinais de clock estão disponíveis apenas se qualquer um dos registradores de entrada, registradores de pipeline ou registrador de saída estiver definido como Relógio0 or Relógio1 or Relógio2. |
| ena[2:0] | Entrada | 3 | Alto | Ativação do relógio para clk[2:0]. Esses sinais são ativos-alto.
• ena[0] é para Relógio0 • ena[1] é para Relógio1 • ena[2] é para Relógio2 |
| acl[1:0] | Entrada | 2 | Baixo | Sinais de entrada claros assíncronos para todos os registradores. Esses sinais são ativos-altos.
Usar acl[0] para todos os registradores de entrada e uso acl[1] para todos os registros de pipeline e saída. |
| acumular | Entrada | 1 | Baixo | Sinal de entrada para habilitar ou desabilitar o recurso do acumulador.
• Ative este sinal para ativar o feedback da saída do somador. • Desativar este sinal para desativar o mecanismo de feedback. Você pode ativar ou desativar este sinal durante o tempo de execução. Disponível no modo Multiply Accumulate. |
| encadeamento [31:0] | Saída | 32 | — | Conecte esses sinais aos sinais chainin do próximo núcleo DSP IP de ponto flutuante. |
| resultado[31:0] | Saída | 32 | — | Barramento de dados de saída do núcleo IP. |
Histórico de revisão do documento
Alterações no guia do usuário Intel FPGA IP de ponto flutuante nativo Intel Cyclone 10 GX
| Data | Versão | Mudanças |
| Novembro de 2017 | 2017.11.06 | Lançamento inicial. |
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Documentos / Recursos
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Intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdf] Guia do Usuário Cyclone 10 FloatingPoint nativo DSP FPGA IP, 10 FloatingPoint nativo DSP FPGA IP, FloatingPoint nativo DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
