intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP အသုံးပြုသူလမ်းညွှန်
Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP ကို ကန့်သတ်ခြင်း
သင့်ဒီဇိုင်းအတွက် သင့်လျော်သော IP Core တစ်ခုကို ဖန်တီးရန် မတူညီသော ဘောင်များကို ရွေးချယ်ပါ။
- Intel® Quartus® Prime Pro Edition တွင် Intel Cyclone® 10 GX စက်ပစ္စည်းကို ပစ်မှတ်ထားသည့် ပရောဂျက်အသစ်တစ်ခုကို ဖန်တီးပါ။
- IP Catalog တွင် Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP ကို နှိပ်ပါ။
Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP ပါရာမီတာ တည်းဖြတ်မှု ဖွင့်သည်။ - New IP Variation dialog box တွင်၊ Entity Name ကိုရိုက်ထည့်ပြီး OK ကိုနှိပ်ပါ။
- Parameters အောက်တွင် DSP Template နှင့် ကိုရွေးချယ်ပါ။ View သင်၏ IP core ကိုသင်လိုချင်သည်။
- DSP Block ထဲမှာ Viewမှန်ကန်သော မှတ်ပုံတင်ခြင်းတစ်ခုစီ၏ နာရီကို ပြောင်းရန် သို့မဟုတ် ပြန်လည်သတ်မှတ်ပါ။
- Multiply Add သို့မဟုတ် Vector Mode 1 အတွက်၊ chainin port သို့မဟုတ် Ax port မှ input ကိုရွေးချယ်ရန် GUI ရှိ Chain In multiplexer ကိုနှိပ်ပါ။
- GUI ရှိ Adder သင်္ကေတကို ကလစ်နှိပ်ပါ။
- ကွင်းဆက်အပေါက်ကိုဖွင့်ရန် GUI ရှိ Chain Out multiplexer ကိုနှိပ်ပါ။
- Generate HDL ကိုနှိပ်ပါ။
- Finish ကိုနှိပ်ပါ။
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP ကန့်သတ်ချက်များ
ဇယား 1. ကန့်သတ်ချက်များ
| ကန့်သတ်ချက် | တန်ဖိုး | မူရင်းတန်ဖိုး | ဖော်ပြချက် |
| DSP Template | များပြားသည်။ ထည့်ပါ။
ပေါင်းထည့်ခြင်း မြှောက်ထည့်ခြင်း Vector မုဒ် ၁ Vector မုဒ် ၂ |
များပြားသည်။ | DSP ပိတ်ဆို့ခြင်းအတွက် အလိုရှိသော လည်ပတ်မှုမုဒ်ကို ရွေးချယ်ပါ။
ရွေးချယ်ထားသော လုပ်ဆောင်ချက်သည် အဆိုပါ တွင် ထင်ဟပ်နေသည်။ DSP Block View. |
| View | မှတ်ပုံတင်ခြင်း Enables Register Clears | Register လုပ်ပါ။ | နာရီချိန်ခြင်းအစီအစဉ်ကို ရွေးချယ်ရန် သို့မဟုတ် မှတ်ပုံတင်ခြင်းအတွက် အစီအစဉ်ကို ပြန်လည်သတ်မှတ်ရန် ရွေးချယ်စရာများ view. ရွေးချယ်ထားသော လုပ်ဆောင်ချက်သည် အဆိုပါ တွင် ထင်ဟပ်နေသည်။ DSP Block View. |
| ဆက်ရန်… | |||
| ကန့်သတ်ချက် | တန်ဖိုး | မူရင်းတန်ဖိုး | ဖော်ပြချက် |
| ရွေးချယ်ပါ။ Register လုပ်ပါ။ အတွက် DSP Block View မှတ်ပုံတင်ထားသော clocking scheme ကိုပြသရန်။ ဤရှိစာရင်းသွင်းတစ်ခုစီအတွက် နာရီများကို သင်ပြောင်းလဲနိုင်သည်။ view.
ရွေးချယ်ပါ။ Clears စာရင်းသွင်းပါ။ အတွက် DSP Block View မှတ်ပုံတင်မှုများကို ပြသရန် ပြန်လည်သတ်မှတ်ခြင်းအစီအစဉ်။ ဖွင့်သည် Single Clear ကိုသုံးပါ။ စာရင်းသွင်းမှုများကို ပြန်လည်သတ်မှတ်ခြင်းအစီအစဉ်ကို ပြောင်းလဲရန်။ |
|||
| Single Clear ကိုသုံးပါ။ | ဖွင့်သို့မဟုတ်ပိတ် | ပိတ်သည်။ | DSP ပိတ်ဆို့ခြင်းရှိ မှတ်ပုံတင်အားလုံးကို ပြန်လည်သတ်မှတ်ရန် တစ်ခုတည်းပြန်လည်သတ်မှတ်လိုပါက ဤကန့်သတ်ချက်ကို ဖွင့်ပါ။ မှတ်ပုံတင်များကို ပြန်လည်သတ်မှတ်ရန် မတူညီသော ပြန်လည်သတ်မှတ်သည့်ဆိပ်ကမ်းများကို အသုံးပြုရန် ဤကန့်သတ်ချက်ကို ပိတ်ပါ။
output register တွင် ရှင်းလင်းသော 0 အတွက် ဖွင့်ပါ။ output register တွင် clear 1 ကို ပိတ်ပါ။ 0 ရှင်းတယ် ထည့်သွင်းမှု မှတ်ပုံတင်ခြင်းအတွက် aclr[0] ကို အသုံးပြုသည်။ အချက်ပြ။ 1 ရှင်းတယ် output နှင့် pipeline registers များအတွက် အသုံးပြုသည်။ aclr[1] အချက်ပြမှု။ ထည့်သွင်းမှု မှတ်ပုံတင်အားလုံးသည် aclr[0] ပြန်လည်သတ်မှတ်ခြင်း အချက်ပြမှုကို အသုံးပြုသည်။ အထွက်နှင့် ပိုက်လိုင်း မှတ်ပုံတင်အားလုံးသည် aclr[1] ပြန်လည်သတ်မှတ်ခြင်း အချက်ပြမှုကို အသုံးပြုသည်။ |
| DSP View ပိတ်ဆို့သည်။ | |||
| Chain In Multiplexer (၁၄)ခု၊ | Enable ပိတ်ပါ | ပိတ်ပါ။ | ကွင်းဆက်ကိုဖွင့်ရန် multiplexer ကိုနှိပ်ပါ။
ဆိပ်ကမ်း။ |
| Chain Out Multiplexer (၁၂)လုံး၊ | Disable ကို Enable လုပ်ပါ | ပိတ်ပါ။ | လိုင်းခွဲကိုဖွင့်ရန် multiplexer ကိုနှိပ်ပါ။
ဆိပ်ကမ်း။ |
| Adder (13) | +
– |
+ | ကိုနှိပ်ပါ။ Adder အပို သို့မဟုတ် အနုတ်မုဒ်ကို ရွေးချယ်ရန် သင်္ကေတ။ |
| နာရီစာရင်းသွင်းပါ။
• ax_clock (2) • ay_နာရီ (၃)၊ • az_နာရီ (၄)၊ • mult_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7)၊ • adder_input_clock (9) • adder_input_2_clo ck (10) • အထွက်_နာရီ (၁၁)၊ • စုပုံ_နာရီ (၁) • accum_pipeline_cl ock (6) • accum_adder_cloc k (၈)၊ |
တစ်ခုမှ နာရီ ၈
နာရီ ၈ နာရီ ၈ |
နာရီ ၈ | မည်သည့် မှတ်ပုံတင်ခြင်းကို ကျော်ဖြတ်ရန်၊ မှတ်ပုံတင်နာရီကို ပြောင်းလိုက်ပါ။ တစ်ခုမှ.
မှတ်ပုံတင်နာရီကို ပြောင်းရန်- • နာရီ ၈ clk[0] signal ကို နာရီရင်းမြစ်အဖြစ် အသုံးပြုရန် • နာရီ ၈ clk[1] signal ကို နာရီရင်းမြစ်အဖြစ် အသုံးပြုရန် • နာရီ ၈ clk[2] signal ကို နာရီရင်းမြစ်အဖြစ် အသုံးပြုရန် သင်ရွေးချယ်သောအခါမှသာ ဤဆက်တင်များကို ပြောင်းလဲနိုင်သည်။ Register လုပ်ပါ။ in View ကန့်သတ်ချက်။ |
ပုံ 1. DSP Block View
ဇယား 2. DSP Templates
| DSP ပုံစံများ | ဖော်ပြချက် |
| များပြားသည်။ | တစ်ခုတည်းသော တိကျသောကိန်းဂဏန်း လုပ်ဆောင်ချက်ကို လုပ်ဆောင်ပြီး အောက်ပါညီမျှခြင်းကို ကျင့်သုံးသည်-
• Out = Ay * Az |
| ထည့်ပါ။ | တစ်ခုတည်းသော တိကျသော ပေါင်းစည်းခြင်း သို့မဟုတ် နုတ်ခြင်းလုပ်ငန်းကို လုပ်ဆောင်ပြီး အောက်ပါညီမျှခြင်းများကို ကျင့်သုံးသည်-။
• Out = Ay + Ax • Out = Ay – Ax |
| ပေါင်းထည့်ပါ။ | ဤမုဒ်သည် တစ်ခုတည်းသော တိကျသောအမြှောက်များကို လုပ်ဆောင်ပြီး ပေါင်းထည့်ခြင်း သို့မဟုတ် နုတ်ခြင်းလုပ်ဆောင်ခြင်းများ လုပ်ဆောင်ပြီး အောက်ပါညီမျှခြင်းများကို အသုံးချသည်။
• Out = (Ay * Az) – ကွင်းဆက် • Out = (Ay * Az) + chainin • အထွက် = (Ay * Az) – ပုဆိန် • Out = (Ay*Az) + Ax |
| များပြားစွာ စုဆောင်းပါ။ | ယခင်ပွားကိန်းရလဒ်နှင့်အတူ Floating Point မြှောက်ခြင်းနောက်တွင် Floating Point ပေါင်းခြင်း သို့မဟုတ် နုတ်ခြင်းတို့ကို လုပ်ဆောင်ပြီး အောက်ပါညီမျှခြင်းများကို အသုံးချသည် ။
• Out(t) = [Ay(t) * Az(t)] – စုပြုံလာသောအခါ အထွက် (t-1) အချက်ပြမှု မြင့်မားသည်။ • Out(t) = [Ay(t) * Az(t)] + Port များစုပုံလာသောအခါတွင် Out (t-1)။ • Out(t) = Ay(t) * Az(t) စုပြုံ port နိမ့်သွားသောအခါ။ |
| Vector မုဒ် ၂ | ယခင်မပြောင်းလဲနိုင်သော DSP ပိတ်ဆို့ခြင်းမှ ကွင်းဆက်ထည့်သွင်းမှုနှင့်အတူ floating-point ပေါင်းခြင်း သို့မဟုတ် နုတ်ခြင်းနောက်တွင် ရေပေါ်အမှတ်အပွားကို လုပ်ဆောင်ပြီး အောက်ပါညီမျှခြင်းများကို အသုံးချသည်-။ |
| ဆက်ရန်… | |
| DSP ပုံစံများ | ဖော်ပြချက် |
| • Out = (Ay * Az) – ကွင်းဆက်
• Out = (Ay * Az) + chainin • Out = (Ay * Az), chainout = ပုဆိန် |
|
| Vector မုဒ် ၂ | IP core သည် ပွားခြင်းရလဒ်အား ကွင်းဆက်သို့ တိုက်ရိုက်ပေးပို့သည့် ဖောင်ပွိုင့်မြှောက်ခြင်းကို လုပ်ဆောင်သည်။ ထို့နောက် IP core သည် output ရလဒ်အဖြစ် input Ax မှယခင် variable DSP ပိတ်ဆို့ခြင်းမှ ကွင်းဆက်ထည့်သွင်းမှုကို ပေါင်းထည့်ခြင်း သို့မဟုတ် နုတ်ခြင်းတို့ကို ပြုလုပ်သည်။
ဤမုဒ်သည် အောက်ပါညီမျှခြင်းများကို အကျုံးဝင်သည်- • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax , chainout = Ay * Az |
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP အချက်ပြမှုများ
ပုံ 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP အချက်ပြမှုများ
ပုံသည် IP core ၏ input နှင့် output အချက်ပြမှုများကိုပြသသည်။
ဇယား 3. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP ထည့်သွင်းခြင်း အချက်ပြမှုများ
| အချက်ပြအမည် | ရိုက်ပါ။ | အကျယ် | ပုံသေ | ဖော်ပြချက် |
| ပုဆိန်[31:0] | ထည့်သွင်းခြင်း။ | 32 | နိမ့်သည်။ | ကိန်းဂဏန်းသို့ ဒေတာဘတ်စ်ကို ထည့်သွင်းပါ။ ရနိုင်သည်-
• မုဒ်ထည့်ပါ။ • ကွင်းဆက်နှင့် ကွင်းဆက်အင်္ဂါရပ်မပါဘဲ အမြောက်အများထည့်သည့်မုဒ် • Vector မုဒ် ၁ • Vector မုဒ် ၁ |
| ay[31:0] | ထည့်သွင်းခြင်း။ | 32 | နိမ့်သည်။ | ကိန်းဂဏန်းသို့ ဒေတာဘတ်စ်ကို ထည့်သွင်းပါ။
Floating-Point လည်ပတ်မှုမုဒ်များအားလုံးတွင် ရနိုင်သည်။ |
| az[31:0] | ထည့်သွင်းခြင်း။ | 32 | နိမ့်သည်။ | ကိန်းဂဏန်းသို့ ဒေတာဘတ်စ်ကို ထည့်သွင်းပါ။ ရနိုင်သည်-
• များပြားခြင်း။ • ထပ်ထည့်ပါ။ • များပြားစွာ စုဆောင်းပါ။ • Vector မုဒ် ၁ • Vector မုဒ် ၁ |
| ကွင်းဆက်[31:0] | ထည့်သွင်းခြင်း။ | 32 | နိမ့်သည်။ | ဤအချက်ပြမှုများကို ရှေ့ Floating Point DSP IP core မှ ကွင်းဆက်အချက်ပြများထံ ချိတ်ဆက်ပါ။ |
| clk[2:0] | ထည့်သွင်းခြင်း။ | 3 | နိမ့်သည်။ | မှတ်ပုံတင်အားလုံးအတွက် နာရီအချက်ပြမှုများကို ထည့်သွင်းပါ။
အဝင်မှတ်စုများ၊ ပိုက်လိုင်း မှတ်ပုံတင်များ သို့မဟုတ် အထွက်မှတ်ပုံတင်စာရင်းကို သတ်မှတ်ထားမှသာ ဤနာရီအချက်ပြမှုများကို ရရှိနိုင်ပါသည်။ နာရီ ၃ or နာရီ ၃ or နာရီ ၃. |
| ena[2:0] | ထည့်သွင်းခြင်း။ | 3 | မြင့်သည်။ | clk[2:0] အတွက် နာရီကို ဖွင့်ပါ။ ဤအချက်ပြမှုများသည် တက်ကြွ-မြင့်မားသည်။
• ena[0] သည် အတွက်ဖြစ်သည်။ နာရီ ၃ • ena[1] သည် အတွက်ဖြစ်သည်။ နာရီ ၃ • ena[2] သည် အတွက်ဖြစ်သည်။ နာရီ ၃ |
| aclr[1:0] | ထည့်သွင်းခြင်း။ | 2 | နိမ့်သည်။ | မှတ်ပုံတင်အားလုံးအတွက် ပြတ်ပြတ်သားသား ပြတ်ပြတ်သားသား အဝင်အချက်ပြမှုများ။ ဤအချက်များသည် တက်ကြွမှုမြင့်မားသည်။
သုံးပါ။ aclr[0] input မှတ်ပုံတင်များနှင့်အသုံးပြုမှုအားလုံးအတွက် aclr[1] ပိုက်လိုင်းနှင့် အထွက်စာရင်းအားလုံးအတွက်။ |
| စုပြုံ | ထည့်သွင်းခြင်း။ | 1 | နိမ့်သည်။ | ပေါင်းစုခြင်းအင်္ဂါရပ်ကို ဖွင့်ရန် သို့မဟုတ် ပိတ်ရန် အဝင်အချက်ပြပါ။
• adder ၏ output ကို တုံ့ပြန်ချက်ဖွင့်ရန် ဤအချက်ပြမှုကို အခိုင်အမာအတည်ပြုပါ။ • တုံ့ပြန်ချက်ယန္တရားကို ပိတ်ရန် ဤအချက်ပြမှုကို အခိုင်အမာ ငြင်းဆိုပါ။ သင်လုပ်ဆောင်နေချိန်အတွင်း ဤအချက်ပြမှုကို အခိုင်အမာ သို့မဟုတ် ငြင်းဆိုနိုင်သည်။ Multiply Accumulate မုဒ်တွင် ရနိုင်သည်။ |
| ဆိုင်ခွဲ[31:0] | အထွက် | 32 | — | ဤအချက်ပြမှုများကို လာမည့် Floating Point DSP IP core ၏ ကွင်းဆက်အချက်ပြမှုများနှင့် ချိတ်ဆက်ပါ။ |
| ရလဒ်[31:0] | အထွက် | 32 | — | IP core မှဒေတာဘတ်စ်ကိုထုတ်ပေးသည်။ |
စာရွက်စာတမ်း ပြန်လည်ပြင်ဆင်မှုမှတ်တမ်း
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP အသုံးပြုသူလမ်းညွှန်သို့ ပြောင်းလဲမှုများ
| ရက်စွဲ | ဗားရှင်း | အပြောင်းအလဲများ |
| နိုဝင်ဘာလ 2017 | 2017.11.06 | ကနဦး ထုတ်ဝေမှု။ |
Intel ကော်ပိုရေးရှင်း။ မူပိုင်ခွင့်များရယူပြီး။ Intel၊ Intel လိုဂိုနှင့် အခြားသော Intel အမှတ်အသားများသည် Intel ကော်ပိုရေးရှင်း သို့မဟုတ် ၎င်း၏လုပ်ငန်းခွဲများ၏ အမှတ်တံဆိပ်များဖြစ်သည်။ Intel သည် Intel ၏ စံအာမခံချက်နှင့်အညီ ၎င်း၏ FPGA နှင့် တစ်ပိုင်းလျှပ်ကူးပစ္စည်းထုတ်ကုန်များ၏ စွမ်းဆောင်ရည်ကို လက်ရှိ သတ်မှတ်ချက်များအတိုင်း အာမခံထားသော်လည်း မည်သည့်ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ကို လက်ဝယ်ရှိပါသည်။ Intel မှ စာဖြင့် အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင် ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်း သို့မဟုတ် အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Intel သုံးစွဲသူများသည် ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုအပ်ပါသည်။ *အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။
စာရွက်စာတမ်းများ / အရင်းအမြစ်များ
 |
intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdf] အသုံးပြုသူလမ်းညွှန် Cyclone 10 Native FloatingPoint DSP FPGA IP၊ 10 Native FloatingPoint DSP FPGA IP၊ Native FloatingPoint DSP FPGA IP၊ FloatingPoint DSP FPGA IP၊ DSP FPGA IP၊ FPGA IP |
