intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating-Point DSP Кіраўніцтва карыстальніка Intel® FPGA IP
Наладжванне параметраў Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
Выберыце розныя параметры, каб стварыць IP-ядро, якое адпавядае вашаму дызайну.
- У Intel® Quartus® Prime Pro Edition стварыце новы праект, арыентаваны на прыладу Intel Cyclone® 10 GX.
- У IP-каталогу націсніце на Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Адкрыецца рэдактар IP-параметраў Intel Cyclone 10 GX Native Floating-Point DSP IP Core. - У дыялогавым акне New IP Variation увядзіце назву аб'екта і націсніце OK.
- У раздзеле «Параметры» абярыце шаблон DSP і View вы хочаце для вашага ядра IP
- У блоку DSP View, пераключыць гадзіннік або скінуць кожны сапраўдны рэгістр.
- Для Multiply Add або Vector Mode 1 націсніце на мультыплексар Chain In у графічным інтэрфейсе, каб выбраць увод з порта Chainin або порта Axe.
- Пстрыкніце сімвал Суматар у графічным інтэрфейсе, каб выбраць складанне або адніманне.
- Націсніце на мультыплексар Chain Out у графічным інтэрфейсе, каб уключыць порт Chainout.
- Націсніце «Стварыць HDL».
- Націсніце «Гатова».
Intel Cyclone 10 GX Native Floating-Point DSP IP-параметры Intel FPGA
Табліца 1. Параметры
| Параметр | Каштоўнасць | Значэнне па змаўчанні | Апісанне |
| DSP шаблон | Памножыць Дадаць
Памножыць, дадаць, памножыць, назапасіць вектарны рэжым 1 Вектарны рэжым 2 |
Памножыць | Выберыце патрэбны рэжым працы для блока DSP.
Выбраная аперацыя адлюстроўваецца ў Блок DSP View. |
| View | Register Уключае Register Clear | Рэгістрацыя дазваляе | Параметры выбару схемы тактавання або схемы скіду для рэгістраў view. Выбраная аперацыя адлюстроўваецца ў Блок DSP View. |
| працяг... | |||
| Параметр | Каштоўнасць | Значэнне па змаўчанні | Апісанне |
| Выберыце Рэгістрацыя дазваляе для Блок DSP View каб паказаць схему тактавання рэгістраў. Вы можаце змяніць гадзіннік для кожнага з рэгістраў у гэтым view.
Выберыце Рэгістрацыя ачышчае для Блок DSP View каб паказаць схему скіду рэестраў. Уключыць Выкарыстоўвайце Single Clear змяніць схему скіду рэестраў. |
|||
| Выкарыстоўвайце Single Clear | Уключэнне ці выключэнне | Выкл | Уключыце гэты параметр, калі вы жадаеце аднаразовым скідам скінуць усе рэгістры ў блоку DSP. Выключыце гэты параметр, каб выкарыстоўваць розныя парты скіду для скіду рэгістраў.
Уключыце для ачысткі 0 у выходным рэгістры; выключыць для ачысткі 1 у выходным рэгістры. Ясна 0 для ўваходных рэгістраў выкарыстоўвае aclr[0] сігнал. Ясна 1 для выкарыстання рэгістраў выхаду і канвеера сігнал aclr[1]. Усе ўваходныя рэгістры выкарыстоўваюць сігнал скіду aclr[0]. Усе выходныя і канвеерныя рэгістры выкарыстоўваюць сігнал скіду aclr[1]. |
| DSP View Блок. | |||
| Ланцуговы мультыплексар (14) | Уключыць Адключыць | Адключыць | Націсніце на мультыплексар, каб уключыць ланцужок
порт. |
| Мультыплексар Chain Out (12) | Адключыць Уключыць | Адключыць | Націсніце на мультыплексар, каб уключыць ланцужок
порт. |
| Гадзюка (13) | +
– |
+ | Націсніце на Гадзюка сімвал для выбару рэжыму складання або аднімання. |
| Рэгістрацыя Гадзіннік
• ax_clock (2) • ay_clock (3) • az_clock (4) • mult_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clo ck (10) • output_clock (11) • назапашваць_гадзіны (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8) |
Няма Гадзіннік 0
Гадзіннік 1 Гадзіннік 2 |
Гадзіннік 0 | Каб абыйсці любы рэгістр, пераключыце гадзіннік рэгістра на Няма.
Пераключыць гадзіннік рэестра на: • Гадзіннік 0 каб выкарыстоўваць сігнал clk[0] у якасці крыніцы тактавага сігналу • Гадзіннік 1 каб выкарыстоўваць сігнал clk[1] у якасці крыніцы тактавага сігналу • Гадзіннік 2 каб выкарыстоўваць сігнал clk[2] у якасці крыніцы тактавага сігналу Вы можаце змяніць гэтыя налады толькі пры выбары Рэгістрацыя дазваляе in View параметр. |
Малюнак 1. Блок DSP View
Табліца 2. Шаблоны DSP
| DSP шаблоны | Апісанне |
| Памножыць | Выконвае аперацыю множання адзінай дакладнасці і прымяняе наступнае ўраўненне:
• Out = Ay * Az |
| Дадаць | Выконвае аперацыю складання або аднімання адзінай дакладнасці і прымяняе наступныя ўраўненні:.
• Out = Ay + Ax • Out = Ay – Ax |
| Множыць Дадаваць | Гэты рэжым выконвае множанне адзінай дакладнасці з наступным складаннем або адніманнем і прымяняе наступныя ўраўненні.
• Out = (Ay * Az) – ланцужок • Out = (Ay * Az) + chainin • Out = (Ay * Az) – Ax • Out = (Ay * Az) + Ax |
| Множыць, назапашваць | Выконвае множанне з плаваючай коскай з наступным складаннем або адніманнем з плаваючай коскай з папярэднім вынікам множання і прымяняе наступныя ўраўненні:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) пры назапашванні сігнал высокі. • Out(t) = [Ay(t) * Az(t)] + Out (t-1), калі порт назапашвання знаходзіцца ў высокім узроўні. • Out(t) = Ay(t) * Az(t), калі порт назапашвання знаходзіцца ў нізкім узроўні. |
| Вектарны рэжым 1 | Выконвае множанне з плаваючай коскай з наступным складаннем або адніманнем з плаваючай коскай з ланцужком уводу з папярэдняга блока зменнай DSP і прымяняе наступныя ўраўненні:. |
| працяг... | |
| DSP шаблоны | Апісанне |
| • Out = (Ay * Az) – ланцужок
• Out = (Ay * Az) + chainin • Out = (Ay * Az), ланцужок = Ax |
|
| Вектарны рэжым 2 | Выконвае множанне з плаваючай кропкай, дзе ядро IP перадае вынік множання непасрэдна ў ланцужок. Затым ядро IP дадае або адымае ўваходныя дадзеныя Chainin з папярэдняга блока зменнай DSP з уваходнага Ax у якасці выхаднога выніку.
Гэты рэжым прымяняе наступныя ўраўненні: • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax, ланцужок = Ay * Az |
Intel Cyclone 10 GX Native-DSP з плаваючай кропкай IP-сігналы Intel FPGA
Малюнак 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-сігналы
На малюнку паказаны ўваходныя і выходныя сігналы ядра IP.
Табліца 3. Уваходныя IP-сігналы Intel Cyclone 10 GX з плаваючай кропкай DSP Intel FPGA
| Назва сігналу | Тып | Шырыня | Па змаўчанні | Апісанне |
| сякера[31:0] | Увод | 32 | Нізкі | Уваходная шына дадзеных у памнажальнік. Даступны ў:
• Рэжым дадання • Рэжым Multiply-Add без функцыі ланцужкі і выхаду з ланцуга • Вектарны рэжым 1 • Вектарны рэжым 2 |
| ай[31:0] | Увод | 32 | Нізкі | Уваходная шына дадзеных у памнажальнік.
Даступны ва ўсіх рэжымах працы з плаваючай кропкай. |
| аз[31:0] | Увод | 32 | Нізкі | Уваходная шына дадзеных у памнажальнік. Даступны ў:
• Памножыць • Множыць і дадаваць • Множыць, назапашваць • Вектарны рэжым 1 • Вектарны рэжым 2 |
| ланцужок[31:0] | Увод | 32 | Нізкі | Падключыце гэтыя сігналы да ланцуговых сігналаў ад папярэдняга IP-ядра DSP з плаваючай кропкай. |
| clk[2:0] | Увод | 3 | Нізкі | Уваходныя тактавыя сігналы для ўсіх рэгістраў.
Гэтыя тактавыя сігналы даступныя толькі ў тым выпадку, калі для любога з рэгістраў уваходу, рэгістра канвеера або рэгістра выхаду ўстаноўлена значэнне Гадзіннік0 or Гадзіннік1 or Гадзіннік2. |
| эна[2:0] | Увод | 3 | Высокі | Уключэнне гадзінніка для clk[2:0]. Гэтыя сігналы актыўна-Высокі.
• ena[0] прызначана для Гадзіннік0 • ena[1] прызначана для Гадзіннік1 • ena[2] прызначана для Гадзіннік2 |
| aclr[1:0] | Увод | 2 | Нізкі | Асінхронныя чыстыя ўваходныя сігналы для ўсіх рэгістраў. Гэтыя сігналы актыўна-высокія.
Выкарыстоўвайце aclr[0] для ўсіх рэгістраў уводу і выкарыстання aclr[1] для ўсіх канвеераў і выходных рэгістраў. |
| назапашваць | Увод | 1 | Нізкі | Уваходны сігнал для ўключэння або выключэння функцыі акумулятара.
• Падайце гэты сігнал, каб уключыць зваротную сувязь з выхадам суматара. • Адмяніце гэты сігнал, каб адключыць механізм зваротнай сувязі. Вы можаце пацвердзіць або адмяніць гэты сігнал падчас выканання. Даступна ў рэжыме Multiply Accumulate. |
| ланцужок[31:0] | Выхад | 32 | — | Падключыце гэтыя сігналы да сігналаў Chainin наступнага IP-ядра DSP з плаваючай кропкай. |
| вынік[31:0] | Выхад | 32 | — | Вывадная шына дадзеных з ядра IP. |
Гісторыя версій дакумента
Змены ў Intel Cyclone 10 GX Native Floating-Point DSP Кіраўніцтва карыстальніка Intel FPGA IP
| Дата | Версія | Змены |
| 2017 лістапада | 2017.11.06 | Першапачатковы выпуск. |
Карпарацыя Intel. Усе правы ахоўваюцца. Intel, лагатып Intel і іншыя знакі Intel з'яўляюцца гандлёвымі маркамі карпарацыі Intel або яе даччыных кампаній. Intel гарантуе прадукцыйнасць сваёй FPGA і паўправадніковай прадукцыі ў адпаведнасці з бягучымі спецыфікацыямі ў адпаведнасці са стандартнай гарантыяй Intel, але пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Intel не нясе ніякай адказнасці або абавязацельстваў, якія вынікаюць з прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных тут, за выключэннем выпадкаў, прама ўзгодненых Intel у пісьмовай форме. Кліентам Intel рэкамендуецца атрымаць апошнюю версію спецыфікацый прылады, перш чым спадзявацца на любую апублікаваную інфармацыю і перад размяшчэннем заказаў на прадукты ці паслугі. *Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых.
Дакументы / Рэсурсы
 |
intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdfКіраўніцтва карыстальніка Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
