intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP brukerveiledning
Parametrisering av Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
Velg forskjellige parametere for å lage en IP-kjerne som passer for ditt design.
- I Intel® Quartus® Prime Pro Edition, lag et nytt prosjekt som er rettet mot en Intel Cyclone® 10 GX-enhet.
- I IP Catalog klikker du på Bibliotek ➤ DSP ➤ Primitiv DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP-parameterredigering åpnes. - I dialogboksen Ny IP-variasjon skriver du inn et enhetsnavn og klikker OK.
- Under Parameters, velg DSP-malen og View du vil ha for din IP-kjerne
- I DSP-blokken View, veksle mellom klokken eller tilbakestilling av hvert gyldig register.
- For Multiply Add eller Vector Mode 1, klikk på Chain In multiplexer i GUI for å velge input fra chainin-port eller Axe-port.
- Klikk Adder-symbolet i GUI for å velge addisjon eller subtraksjon.
- Klikk på Chain Out-multiplekseren i GUI for å aktivere chainout-port.
- Klikk Generer HDL.
- Klikk Fullfør.
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-parametre
Tabell 1. Parametere
| Parameter | Verdi | Standardverdi | Beskrivelse |
| DSP-mal | Multiplisere Legge til
Multipliser Legg til Multipliser Akkumuler vektormodus 1 Vektormodus 2 |
Multiplisere | Velg ønsket driftsmodus for DSP-blokken.
Den valgte operasjonen gjenspeiles i DSP-blokk View. |
| View | Register Aktiverer Register Clears | Registrer aktiverer | Alternativer for å velge klokkeskjema eller tilbakestillingsskjema for registre view. Den valgte operasjonen gjenspeiles i DSP-blokk View. |
| fortsatte... | |||
| Parameter | Verdi | Standardverdi | Beskrivelse |
| Velge Registrer aktiverer til DSP-blokk View for å vise registre klokkeordning. Du kan endre klokkene for hvert av registrene i denne view.
Velge Registrering slettes til DSP-blokk View for å vise registre tilbakestillingsskjema. Slå på Bruk Single Clear for å endre skjemaet for tilbakestilling av registre. |
|||
| Bruk Single Clear | På eller av | Av | Slå på denne parameteren hvis du ønsker en enkelt tilbakestilling for å tilbakestille alle registre i DSP-blokken. Slå av denne parameteren for å bruke forskjellige tilbakestillingsporter for å tilbakestille registrene.
Slå på for klar 0 på utgangsregisteret; slå av for klar 1 på utgangsregister. Fjern 0 for inngangsregistre bruker aclr[0] signal. Fjern 1 for bruk av utgangs- og rørledningsregistre aclr[1] signal. Alle inngangsregistre bruker aclr[0] tilbakestillingssignal. Alle utgangs- og rørledningsregistre bruker aclr[1] tilbakestillingssignal. |
| DSP View Blokkere. | |||
| Kjede i multiplekser (14) | På av | Deaktiver | Klikk på multiplekseren for å aktivere chainin
havn. |
| Kjede ut multiplekser (12) | Deaktiver Aktiver | Deaktiver | Klikk på multiplekseren for å aktivere chainout
havn. |
| Hoggorm (13) | +
– |
+ | Klikk på Huggorm symbol for å velge addisjons- eller subtraksjonsmodus. |
| Registrer klokke
• økse_klokke (2) • ay_clock (3) • az_clock (4) • multi_pipeline_clock k(5) • ax_chainin_pl_clock k (7) • adder_input_clock (9) • adder_input_2_clock (10) • utgangsklokke (11) • akkumulere_klokke (1) • accum_pipeline_cl ock (6) • accum_adder_clock k (8) |
Ingen Klokke 0
Klokke 1 Klokke 2 |
Klokke 0 | For å omgå et hvilket som helst register, slå registerklokken til Ingen.
Veksle registerklokken til: • Klokke 0 å bruke clk[0]-signalet som klokkekilde • Klokke 1 å bruke clk[1]-signalet som klokkekilde • Klokke 2 å bruke clk[2]-signalet som klokkekilde Du kan bare endre disse innstillingene når du velger Registrer aktiverer in View parameter. |
Figur 1. DSP-blokk View
Tabell 2. DSP-maler
| DSP-maler | Beskrivelse |
| Multiplisere | Utfører enkeltpresisjonsmultiplikasjonsoperasjon og bruker følgende ligning:
• Ut = Ay * Az |
| Legge til | Utfører enkel presisjon addisjons- eller subtraksjonsoperasjon og bruker følgende ligninger:.
• Ut = Ay + Axe • Ut = Ay – Axe |
| Multipliser Legg til | Denne modusen utfører enkel presisjonsmultiplikasjon, etterfulgt av addisjons- eller subtraksjonsoperasjoner og bruker følgende ligninger.
• Ut = (Ay * Az) – chainin • Ut = (Ay * Az) + chainin • Ut = (Ay * Az) – Ax • Ut = (Ay * Az) + Ax |
| Multipliser Akkumuler | Utfører flyttallsmultiplikasjon etterfulgt av flyttallsaddisjon eller subtraksjon med det forrige multiplikasjonsresultatet og bruker følgende ligninger:
• Ut(t) = [Ay(t) * Az(t)] – Ut (t-1) når akkumuleres signalet kjøres høyt. • Ut(t) = [Ay(t) * Az(t)] + Ut (t-1) når akkumuleringsporten kjøres høyt. • Ut(t) = Ay(t) * Az(t) når akkumulert port er drevet lavt. |
| Vektormodus 1 | Utfører flyttallsmultiplikasjon etterfulgt av flytepunktaddisjon eller subtraksjon med kjedeinndata fra forrige variabel DSP-blokk og bruker følgende ligninger:. |
| fortsatte... | |
| DSP-maler | Beskrivelse |
| • Ut = (Ay * Az) – chainin
• Ut = (Ay * Az) + chainin • Ut = (Ay * Az), chainout = Axe |
|
| Vektormodus 2 | Utfører flyttallsmultiplikasjon der IP-kjernen mater multiplikasjonsresultatet direkte til chainout. IP-kjernen legger så til eller subtraherer kjedeinngangen fra den forrige variable DSP-blokken fra inngangen Ax som utgangsresultat.
Denne modusen bruker følgende ligninger: • Ut = Ax – chainin , chainout = Ay * Az • Ut = Ax + chainin , chainout = Ay * Az • Ut = Ax , chainout = Ay * Az |
Intel Cyclone 10 GX Native Floating Point DSP Intel FPGA IP-signaler
Figur 2. Intel Cyclone 10 GX Native Floating Point DSP Intel FPGA IP-signaler
Figuren viser inngangs- og utgangssignalene til IP-kjernen.
Tabell 3. Intel Cyclone 10 GX Native Floating Point DSP Intel FPGA IP-inngangssignaler
| Signalnavn | Type | Bredde | Misligholde | Beskrivelse |
| øks[31:0] | Inndata | 32 | Lav | Inndatabussen til multiplikatoren. Tilgjengelig i:
• Legg til-modus • Multipliser-Add-modus uten funksjon for kjetting og kjetting • Vektormodus 1 • Vektormodus 2 |
| ja[31:0] | Inndata | 32 | Lav | Inndatabussen til multiplikatoren.
Tilgjengelig i alle flytende komposisjonsmoduser. |
| az[31:0] | Inndata | 32 | Lav | Inndatabussen til multiplikatoren. Tilgjengelig i:
• Multipliser • Multipliser Legg til • Multipliser Akkumuler • Vektormodus 1 • Vektormodus 2 |
| kjetting[31:0] | Inndata | 32 | Lav | Koble disse signalene til chainout-signalene fra den foregående flytende punkts DSP IP-kjernen. |
| klk[2:0] | Inndata | 3 | Lav | Inngang av klokkesignaler for alle registre.
Disse klokkesignalene er bare tilgjengelige hvis noen av inngangsregistrene, rørledningsregistrene eller utgangsregisteret er satt til Klokke 0 or Klokke 1 or Klokke 2. |
| ena[2:0] | Inndata | 3 | Høy | Klokkeaktivering for clk[2:0]. Disse signalene er aktive-Høy.
• ena[0] er for Klokke 0 • ena[1] er for Klokke 1 • ena[2] er for Klokke 2 |
| aclr[1:0] | Inndata | 2 | Lav | Asynkrone klare inngangssignaler for alle registre. Disse signalene er aktive-høye.
Bruk aclr[0] for alle inngangsregistre og bruk aclr[1] for alle rørlednings- og utgangsregistre. |
| akkumulere | Inndata | 1 | Lav | Inngangssignal for å aktivere eller deaktivere akkumulatorfunksjonen.
• Bekreft dette signalet for å aktivere tilbakemelding på adderens utgang. • Deaktiver dette signalet for å deaktivere tilbakemeldingsmekanismen. Du kan hevde eller deaktivere dette signalet under kjøring. Tilgjengelig i Multiply Accumulate-modus. |
| chainout[31:0] | Produksjon | 32 | — | Koble disse signalene til kjedesignalene til neste flytende punkts DSP IP-kjerne. |
| resultat[31:0] | Produksjon | 32 | — | Utdatabuss fra IP-kjerne. |
Dokumentrevisjonshistorikk
Endringer i Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP brukerveiledning
| Dato | Versjon | Endringer |
| november 2017 | 2017.11.06 | Første utgivelse. |
Intel Corporation. Alle rettigheter forbeholdt. Intel, Intel-logoen og andre Intel-merker er varemerker for Intel Corporation eller dets datterselskaper. Intel garanterer ytelsen til sine FPGA- og halvlederprodukter i henhold til gjeldende spesifikasjoner i henhold til Intels standardgaranti, men forbeholder seg retten til å gjøre endringer i produkter og tjenester når som helst uten varsel. Intel påtar seg intet ansvar eller ansvar som oppstår som følge av applikasjonen eller bruken av informasjon, produkter eller tjenester som er beskrevet her, med mindre det er uttrykkelig skriftlig avtalt med Intel. Intel-kunder anbefales å få tak i den nyeste versjonen av enhetsspesifikasjonene før de stoler på publisert informasjon og før de bestiller produkter eller tjenester. *Andre navn og merker kan gjøres krav på som andres eiendom.
Dokumenter / Ressurser
 |
intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdfBrukerhåndbok Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
