Intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Guia d'usuari d'Intel® Cyclone® 10 GX de punt flotant natiu Intel® FPGA IP
Parametrització de l'Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
Seleccioneu diferents paràmetres per crear un nucli IP adequat per al vostre disseny.
- A l'Intel® Quartus® Prime Pro Edition, creeu un projecte nou dirigit a un dispositiu Intel Cyclone® 10 GX.
- Al Catàleg IP, feu clic a Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
S'obre l'editor de paràmetres IP Core IP DSP de punt flotant natiu Intel Cyclone 10 GX. - Al quadre de diàleg Nova variació d'IP, introduïu un nom d'entitat i feu clic a D'acord.
- A Paràmetres, seleccioneu la Plantilla DSP i View que voleu per al vostre nucli IP
- Al bloc DSP View, canvieu el rellotge o reinicieu cada registre vàlid.
- Per al mode Multiplica Add o Vector Mode 1, feu clic al multiplexor Chain In a la GUI per seleccionar l'entrada del port de cadena o del port Axe.
- Feu clic al símbol de sumador a la GUI per seleccionar la suma o la resta.
- Feu clic al multiplexor Chain Out a la GUI per habilitar el port de cadena.
- Feu clic a Genera HDL.
- Feu clic a Finalitzar.
Paràmetres IP d'Intel Cyclone 10 GX de punt flotant natiu d'Intel FPGA
Taula 1. Paràmetres
| Paràmetre | Valor | Valor per defecte | Descripció |
| Plantilla DSP | Multiplicar Afegeix
Multiplica Addició Multiplica Acumula Mode vectorial 1 Mode vectorial 2 |
Multiplicar | Seleccioneu el mode operatiu desitjat per al bloc DSP.
L'operació seleccionada es reflecteix en el Bloc DSP View. |
| View | Registre Habilita les esborrades de registre | Registre Habilita | Opcions per seleccionar l'esquema de rellotge o restablir l'esquema dels registres view. L'operació seleccionada es reflecteix en el Bloc DSP View. |
| continuat… | |||
| Paràmetre | Valor | Valor per defecte | Descripció |
| Seleccioneu Registre Habilita per Bloc DSP View per mostrar l'esquema de rellotge dels registres. Podeu canviar els rellotges de cadascun dels registres en aquest view.
Seleccioneu Esborra el registre per Bloc DSP View per mostrar l'esquema de restabliment de registres. Enceneu Utilitzeu Clear Clear per canviar l'esquema de restabliment de registres. |
|||
| Utilitzeu Clear Clear | Activat o desactivat | Apagat | Activeu aquest paràmetre si voleu un únic reinici per restablir tots els registres del bloc DSP. Desactiveu aquest paràmetre per utilitzar diferents ports de restabliment per reiniciar els registres.
Enceneu per esborrar 0 al registre de sortida; apagueu per esborrar 1 al registre de sortida. Esborra 0 per als registres d'entrada utilitza aclr[0] senyal. Esborra 1 per a usos de registres de sortida i pipeline senyal aclr[1]. Tots els registres d'entrada utilitzen el senyal de reinici aclr[0]. Tots els registres de sortida i pipeline utilitzen el senyal de reinici aclr[1]. |
| DSP View Bloc. | |||
| Multiplexor en cadena (14) | Activar desactivar | Desactivar | Feu clic al multiplexor per habilitar la cadena
port. |
| Multiplexor de sortida en cadena (12) | Desactivar Activar | Desactivar | Feu clic al multiplexor per habilitar la cadena
port. |
| sumador (13) | +
– |
+ | Feu clic a Adder símbol per seleccionar el mode de suma o resta. |
| Registre el rellotge
• ax_clock (2) • ay_clock (3) • az_clock (4) • rellotge_multi_pipeline k(5) • ax_chainin_pl_clock k (7) • rellotge_entrada_sumador (9) • adder_input_2_clo ck (10) • rellotge_sortida (11) • accumulate_clock (1) • accum_pipeline_cl ock (6) • accum_adder_cc k (8) |
Cap Rellotge 0
Rellotge 1 Rellotge 2 |
Rellotge 0 | Per ometre qualsevol registre, canvieu el rellotge del registre a Cap.
Canvia el rellotge de registre a: • Rellotge 0 per utilitzar el senyal clk[0] com a font de rellotge • Rellotge 1 per utilitzar el senyal clk[1] com a font de rellotge • Rellotge 2 per utilitzar el senyal clk[2] com a font de rellotge Només podeu canviar aquesta configuració quan seleccioneu Registre Habilita in View paràmetre. |
Figura 1. Bloc DSP View
Taula 2. Plantilles DSP
| Plantilles DSP | Descripció |
| Multiplicar | Realitza una operació de multiplicació de precisió única i aplica l'equació següent:
• Fora = Ay * Az |
| Afegeix | Realitza una operació de suma o resta de precisió única i aplica les equacions següents:
• Fora = Ay + Ax • Fora = Ay – Ax |
| Multiplicar Suma | Aquest mode realitza una multiplicació de precisió única, seguida d'operacions de suma o resta i aplica les equacions següents.
• Fora = (Ay * Az) – encadenar • Out = (Ay * Az) + chainin • Fora = (Ay * Az) – Ax • Fora = (Ay * Az) + Ax |
| Multiplicar Acumular | Realitza la multiplicació de coma flotant seguida de la suma o la resta de coma flotant amb el resultat de la multiplicació anterior i aplica les equacions següents:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) quan s'acumulen el senyal es condueix a alt. • Sortida(t) = [Ay(t) * Az(t)] + Sortida (t-1) quan el port acumulat és elevat. • Out(t) = Ay(t) * Az(t) quan el port acumulat és baix. |
| Mode vectorial 1 | Realitza la multiplicació de coma flotant seguida de la suma o la resta de coma flotant amb l'entrada en cadena del bloc DSP variable anterior i aplica les equacions següents: |
| continuat… | |
| Plantilles DSP | Descripció |
| • Fora = (Ay * Az) – encadenar
• Out = (Ay * Az) + chainin • Out = (Ay * Az) , chainout = Ax |
|
| Mode vectorial 2 | Realitza la multiplicació de coma flotant on el nucli IP alimenta el resultat de la multiplicació directament al cadenat. A continuació, el nucli IP afegeix o resta l'entrada en cadena del bloc DSP variable anterior de l'entrada Ax com a resultat de sortida.
Aquest mode aplica les equacions següents: • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax , chainout = Ay * Az |
Intel Cyclone 10 GX Senyals IP Intel FPGA de punt flotant natiu DSP
Figura 2. Senyals IP Intel FPGA DSP natiu de punt flotant Intel Cyclone 10 GX
La figura mostra els senyals d'entrada i sortida del nucli IP.
Taula 3. Senyals d'entrada IP Intel FPGA DSP natiu de coma flotant Intel Cyclone 10 GX
| Nom del senyal | Tipus | Amplada | Per defecte | Descripció |
| destral[31:0] | Entrada | 32 | Baixa | Bus de dades d'entrada al multiplicador. Disponible a:
• Mode Afegeix • Mode Multiplicar-Afegir sense funció de cadena i cadena • Mode vectorial 1 • Mode vectorial 2 |
| ai[31:0] | Entrada | 32 | Baixa | Bus de dades d'entrada al multiplicador.
Disponible en tots els modes operatius de coma flotant. |
| az[31:0] | Entrada | 32 | Baixa | Bus de dades d'entrada al multiplicador. Disponible a:
• Multiplicar • Multiplicar Suma • Multiplicar Acumular • Mode vectorial 1 • Mode vectorial 2 |
| cadena[31:0] | Entrada | 32 | Baixa | Connecteu aquests senyals als senyals de cadena del nucli IP DSP de coma flotant anterior. |
| clk[2:0] | Entrada | 3 | Baixa | Senyals de rellotge d'entrada per a tots els registres.
Aquests senyals de rellotge només estan disponibles si s'estableix algun dels registres d'entrada, registres de canalització o registre de sortida Rellotge 0 or Rellotge 1 or Rellotge 2. |
| ena[2:0] | Entrada | 3 | Alt | Activació del rellotge per a clk[2:0]. Aquests senyals són actius-Alt.
• ena[0] és per Rellotge 0 • ena[1] és per Rellotge 1 • ena[2] és per Rellotge 2 |
| aclr[1:0] | Entrada | 2 | Baixa | Senyals d'entrada clars asíncrons per a tots els registres. Aquests senyals són actius-alts.
Ús aclr[0] per a tots els registres d'entrada i ús aclr[1] per a tots els registres de canalització i sortida. |
| acumular | Entrada | 1 | Baixa | Senyal d'entrada per activar o desactivar la funció d'acumulador.
• Afirma aquest senyal per activar la retroalimentació de la sortida del sumador. • Desactivar aquest senyal per desactivar el mecanisme de retroalimentació. Podeu afirmar o desafirmar aquest senyal durant el temps d'execució. Disponible en mode d'acumulació de multiplicacions. |
| encadenament[31:0] | Sortida | 32 | — | Connecteu aquests senyals als senyals en cadena del següent nucli IP DSP de coma flotant. |
| resultat[31:0] | Sortida | 32 | — | Bus de dades de sortida des del nucli IP. |
Historial de revisions de documents
Canvis a la Guia d'usuari d'Intel Cyclone 10 GX de punt flotant natiu DSP Intel FPGA IP
| Data | Versió | Canvis |
| novembre de 2017 | 2017.11.06 | Alliberament inicial. |
Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis. * Altres noms i marques es poden reclamar com a propietat d'altres.
Documents/Recursos
 |
Intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdfGuia de l'usuari Cyclone 10 DSP FPGA IP natiu de coma flotant, 10 IP DSP FPGA de coma flotant natiu, IP FPGA DSP de coma flotant natiu, IP FPGA DSP de coma flotant, IP FPGA DSP, IP FPGA |
