Intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating Point DSP Intel® FPGA IP User Guide
פּאַראַמעטערייזינג די Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
סעלעקטירן פאַרשידענע פּאַראַמעטערס צו שאַפֿן אַן IP האַרץ פּאַסיק פֿאַר דיין פּלאַן.
- אין Intel® Quartus® Prime Pro אַדישאַן, שאַפֿן אַ נייַע פּרויעקט וואָס טאַרגאַץ אַ Intel Cyclone® 10 GX מיטל.
- אין IP קאַטאַלאָג, גיט ביבליאָטעק ➤ דספּ ➤ פּרימיטיוו דספּ ➤ Intel Cyclone 10 GX Native Floating Point DSP.
די Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP פּאַראַמעטער רעדאַקטאָר אָפּענס. - אין די New IP Variation דיאַלאָג קעסטל, אַרייַן אַן ענטיטי נאָמען און גיט OK.
- אונטער פּאַראַמעטערס, אויסקלייַבן די DSP מוסטער און די View איר ווילט פֿאַר דיין IP האַרץ
- אין די DSP בלאָק View, טאַגאַל די זייגער אָדער באַשטעטיק פון יעדער גילטיק רעגיסטרירן.
- פֿאַר מערן לייג אָדער וועקטאָר מאָדע 1, דריקט אויף די קייט אין מולטיפּלעקסער אין די GUI צו סעלעקטירן אַרייַנשרייַב פֿון די קייטין פּאָרט אָדער אַקס פּאָרט.
- דריקט דעם אַדער סימבאָל אין די GUI צו סעלעקטירן אַדישאַן אָדער כיסער.
- דריקט אויף די טשאַין אָוט מולטיפּלעקסער אין די GUI צו געבן די טשאַינאָוט פּאָרט.
- דריקט Generate HDL.
- דריקט ענדיקן.
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP פּאַראַמעטערס
טיש 1. פּאַראַמעטערס
| פּאַראַמעטער | ווערט | פעליקייַט ווערט | באַשרייַבונג |
| דספּ מוסטער | מערן לייג
מערן לייג מערן אַקיומיאַלייט וועקטאָר מאָדע 1 וועקטאָר מאָדע 2 |
מערן | סעלעקטירן דעם געוואלט אַפּעריישאַנאַל מאָדע פֿאַר די דספּ בלאָק.
די אויסגעקליבן אָפּעראַציע איז שפיגלט אין די דספּ בלאָק View. |
| View | רעגיסטרירן ינייבאַלז רעגיסטרירן קלירז | רעגיסטרירן ענאַבלעס | אָפּציעס צו אויסקלייַבן קלאַקינג סכעמע אָדער באַשטעטיק סכעמע פֿאַר רעדזשיסטערז view. די אויסגעקליבן אָפּעראַציע איז שפיגלט אין די דספּ בלאָק View. |
| פארבליבן... | |||
| פּאַראַמעטער | ווערט | פעליקייַט ווערט | באַשרייַבונג |
| אויסקלייַבן רעגיסטרירן ענאַבלעס פֿאַר דספּ בלאָק View צו ווייַזן רעדזשיסטערס קלאַקינג סכעמע. איר קענען טוישן די קלאַקס פֿאַר יעדער פון די רעדזשיסטערז אין דעם view.
אויסקלייַבן פאַרשרייַבן קלירז פֿאַר דספּ בלאָק View צו ווייַזן רעדזשיסטערז באַשטעטיק סכעמע. צינד אן ניצן סינגלע קלאָר צו טוישן די באַשטעטיק סכעמע פון רעגיסטראַטעס. |
|||
| ניצן סינגלע קלאָר | אויף אָדער אַוועק | אַוועק | קער אויף דעם פּאַראַמעטער אויב איר ווילן אַ איין באַשטעטיק צו באַשטעטיק אַלע די רעדזשיסטערז אין די דספּ בלאָק. קער אַוועק דעם פּאַראַמעטער צו נוצן פאַרשידענע באַשטעטיק פּאָרץ צו באַשטעטיק די רעדזשיסטערז.
קער אויף פֿאַר קלאָר 0 אויף רעזולטאַט רעגיסטרירן; קער אַוועק פֿאַר קלאָר 1 אויף רעזולטאַט רעגיסטרירן. קלאָר 0 פֿאַר אַרייַנשרייַב רעדזשיסטערז ניצט אַקלר[0] סיגנאַל. קלאָר 1 פֿאַר פּראָדוקציע און רערנ - ליניע רעדזשיסטערז ניצט אַקלר[1] סיגנאַל. כל אַרייַנשרייַב רעדזשיסטערז נוצן אַקלר [0] באַשטעטיק סיגנאַל. כל רעזולטאַט און רערנ - ליניע רעדזשיסטערז נוצן אַקלר [1] באַשטעטיק סיגנאַל. |
| דספּ View פאַרשפּאַרן. | |||
| קייט אין מולטיפּלעקסער (14) | געבן דיסייבאַל | דיסייבאַל | דריקט אויף די מולטיפּלעקסער צו געבן די קייטין
פּאָרט. |
| קייט אָוט מולטיפּלעקסער (12) | דיסאַבלע געבן | דיסייבאַל | דריקט אויף די מולטיפּלעקסער צו געבן טשאַינאָוט
פּאָרט. |
| אַדער (13) | +
– |
+ | דריקט אויף די קנעפּל אַדער סימבאָל צו אויסקלייַבן אַדישאַן אָדער כיסער מאָדע. |
| רעגיסטרירן זייגער
• אַקס_קלאָק (2) • ay_clock (3) • אַז_קלאָק (4) • מולט_פּיפּעלינע_קלאָק ק(5) • אַקס_טשאַינין_פּל_קלאָק ק (7) • אַדער_ינפּוט_קלאָק (9) • adder_input_2_clo ck (10) • output_clock (11) • אַקיומיאַלייט_קלאָק (1) • אַקקומ_פּיפּעלינע_קלאָק (6) • אַקקומ_אַדדער_קלאָק ק (8) |
קיינער זייגער 0
זייגער 1 זייגער 2 |
זייגער 0 | צו בייפּאַס קיין רעגיסטרירן, מאַך די רעגיסטרירן זייגער צו קיינער.
באַשטימען די רעגיסטרירט זייגער צו: • זייגער 0 צו נוצן CLK [0] סיגנאַל ווי די זייגער מקור • זייגער 1 צו נוצן CLK [1] סיגנאַל ווי די זייגער מקור • זייגער 2 צו נוצן CLK [2] סיגנאַל ווי די זייגער מקור איר קענט בלויז טוישן די סעטטינגס ווען איר סעלעקטירן רעגיסטרירן ענאַבלעס in View פּאַראַמעטער. |
פיגורע 1. דספּ בלאַק View
טיש 2. דספּ טעמפּלאַטעס
| דספּ טעמפּלאַטעס | באַשרייַבונג |
| מערן | פּערפאָרמז איין פּינטלעכקייַט קייפל אָפּעראַציע און אַפּלייז די פאלגענדע יקווייזשאַן:
• אויס = אי * אז |
| לייג | פּערפאָרמז איין פּינטלעכקייַט אַדישאַן אָדער כיסער אָפּעראַציע און אַפּלייז די פאלגענדע יקווייזשאַנז:
• אויס = יי + אַקס • אויס = ייַ - אַקס |
| מערן לייג | דער מאָדע פּערפאָרמז איין פּינטלעכקייַט קייפל, נאכגעגאנגען דורך אַדישאַן אָדער כיסער אַפּעריישאַנז און אַפּלייז די פאלגענדע יקווייזשאַנז.
• אויס = (איי * אַז) – chainin • אויס = (איי * אַז) + קייטין • אויס = (איי * אַז) - אַקס • אויס = (איי * אַז) + אַקס |
| מערן אַקיומיאַלייט | פּערפאָרמז פלאָוטינג פונט קייפל נאכגעגאנגען דורך פלאָוטינג פונט אַדישאַן אָדער כיסער מיט די פריערדיקע קייפל רעזולטאַט און אַפּלייז די פאלגענדע יקווייזשאַנז:
• אָוט(ט) = [איי(ט) * אַז(ט)] - אָוט (ט-1) ווען אָנקלייַבן סיגנאַל איז געטריבן הויך. • אָוט (ה) = [איי (ה) * אַז (ה)] + אָוט (ט-1) ווען אָנקלייַבן פּאָרט איז געטריבן הויך. • אָוט (ה) = ייַ (ה) * אַז (ה) ווען אָנקלייַבן פּאָרט איז געטריבן נידעריק. |
| וועקטאָר מאָדע 1 | פּערפאָרמז פלאָוטינג פונט קייפל נאכגעגאנגען דורך פלאָוטינג פונט אַדישאַן אָדער כיסער מיט די קייטין אַרייַנשרייַב פון די פריערדיקע בייַטעוודיק דספּ בלאָק און אַפּלייז די פאלגענדע יקווייזשאַנז: |
| פארבליבן... | |
| דספּ טעמפּלאַטעס | באַשרייַבונג |
| • אויס = (איי * אַז) – chainin
• אויס = (איי * אַז) + קייטין • אויס = (איי * אַז) , chainout = אַקס |
|
| וועקטאָר מאָדע 2 | פּערפאָרמז פלאָוטינג-פונט קייפל ווו די IP האַרץ פידז די קייפל רעזולטאַט איז גלייַך צו טשאַינאָוט. די IP האַרץ דערנאָך מוסיף אָדער סאַבטראַקץ די קייטין אַרייַנשרייַב פון די פריערדיקע בייַטעוודיק דספּ בלאָק פון אַרייַנשרייַב אַקס ווי דער רעזולטאַט רעזולטאַט.
דעם מאָדע אַפּלייז די פאלגענדע יקווייזשאַנז: • אויס = אַקס - קייטין , chainout = Ay * Az • אויס = אַקס + קייטין, קייטאַוט = יי * אַז • אויס = אַקס , chainout = Ay * Az |
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP סיגנאַלז
פיגורע 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Signals
די פיגור ווייזט די אַרייַנשרייַב און רעזולטאַט סיגנאַלז פון די IP האַרץ.
טיש 3. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Input Signals
| סיגנאַל נאָמען | טיפּ | ברייט | פעליקייַט | באַשרייַבונג |
| האַק [31:0] | אַרייַנשרייַב | 32 | נידעריק | אַרייַנשרייַב דאַטן ויטאָבוס צו די מאַלטאַפּלייער. בנימצא אין:
• לייג מאָדע • מולטיפּלי-לייג מאָדע אָן קייטין און טשאַינאָוט שטריך • וועקטאָר מאָדע 1 • וועקטאָר מאָדע 2 |
| איי [31:0] | אַרייַנשרייַב | 32 | נידעריק | אַרייַנשרייַב דאַטן ויטאָבוס צו די מאַלטאַפּלייער.
בנימצא אין אַלע פלאָוטינג-פונט אַפּעריישאַנאַל מאָדעס. |
| אַז [31:0] | אַרייַנשרייַב | 32 | נידעריק | אַרייַנשרייַב דאַטן ויטאָבוס צו די מאַלטאַפּלייער. בנימצא אין:
• מערן • מערן לייג • מערן אַקיומיאַלייט • וועקטאָר מאָדע 1 • וועקטאָר מאָדע 2 |
| קייטין [31:0] | אַרייַנשרייַב | 32 | נידעריק | פאַרבינדן די סיגנאַלז צו די טשאַינאָוט סיגנאַלז פון די פריערדיק פלאָוטינג-פונט DSP IP האַרץ. |
| קלק [2:0] | אַרייַנשרייַב | 3 | נידעריק | אַרייַנשרייַב זייגער סיגנאַלז פֿאַר אַלע רעדזשיסטערז.
די זייגער סיגנאַלז זענען בלויז בנימצא אויב איינער פון די אַרייַנשרייַב רעדזשיסטערז, רערנ - ליניע רעדזשיסטערז אָדער רעזולטאַט רעגיסטרירן איז באַשטימט זייגער 0 or זייגער 1 or זייגער 2. |
| ענא [2:0] | אַרייַנשרייַב | 3 | הויך | זייגער געבן פֿאַר CLK [2:0]. די סיגנאַלז זענען אַקטיוו-הויך.
• ענאַ[0] איז פֿאַר זייגער 0 • ענאַ[1] איז פֿאַר זייגער 1 • ענאַ[2] איז פֿאַר זייגער 2 |
| אַקלר[1:0] | אַרייַנשרייַב | 2 | נידעריק | ייסינגקראַנאַס קלאָר אַרייַנשרייַב סיגנאַלז פֿאַר אַלע רעדזשיסטערז. די סיגנאַלז זענען אַקטיוו-הויך.
ניצן אַקלר[0] פֿאַר אַלע אַרייַנשרייַב רעדזשיסטערז און נוצן אַקלר[1] פֿאַר אַלע רערנ - ליניע און רעזולטאַט רעדזשיסטערז. |
| אָנקלייַבן | אַרייַנשרייַב | 1 | נידעריק | אַרייַנשרייַב סיגנאַל צו געבן אָדער דיסייבאַל די אַקיומיאַלאַטאָר שטריך.
• באַשטעטיקן דעם סיגנאַל צו געבן באַמערקונגען די אַדער ס רעזולטאַט. • די-באַשטעטיקן דעם סיגנאַל צו דיסייבאַל די באַמערקונגען מעקאַניזאַם. איר קענען באַשטעטיקן אָדער די-באַשטימען דעם סיגנאַל בעשאַס לויפן-טיים. בנימצא אין Multiply Accumulate מאָדע. |
| קעשענע [31:0] | רעזולטאַט | 32 | — | פאַרבינדן די סיגנאַלז צו די קייטין סיגנאַלז פון די ווייַטער פלאָוטינג-פונט DSP IP האַרץ. |
| רעזולטאַט[31:0] | רעזולטאַט | 32 | — | רעזולטאַט דאַטן ויטאָבוס פֿון IP האַרץ. |
דאָקומענט רעוויזיע געשיכטע
ענדערונגען צו די Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP User Guide
| טאָג | ווערסיע | ענדערונגען |
| נאוועמבער 2017 | 2017.11.06 | ערשט מעלדונג. |
Intel Corporation. אלע רעכטן רעזערווירט. ינטעל, די ינטעל לאָגאָ און אנדערע ינטעל מאַרקס זענען טריידמאַרקס פון ינטעל קאָרפּאָראַטיאָן אָדער זייַן סאַבסידיעריז. ינטעל וואָראַנטיז פאָרשטעלונג פון זייַן FPGA און סעמיקאַנדאַקטער פּראָדוקטן צו קראַנט ספּעסאַפאַקיישאַנז אין לויט מיט ינטעל ס נאָרמאַל וואָראַנטי, אָבער ריזערווז די רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגס אין קיין צייט אָן באַמערקן. ינטעל אַסומז קיין פֿאַראַנטוואָרטלעכקייט אָדער אַכרייַעס וואָס איז שטייענדיק פֿון די אַפּלאַקיישאַן אָדער נוצן פון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער דינסט דיסקרייבד דאָ, אַחוץ ווי ינטעל איז עקספּרעסלי מסכים צו שרייבן. ינטעל קאַסטאַמערז זענען אַדווייזד צו קריגן די לעצטע ווערסיע פון די מיטל ספּעסאַפאַקיישאַנז איידער זיי פאַרלאָזנ אויף קיין ארויס אינפֿאָרמאַציע און איידער פּלייסינג אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגס. * אנדערע נעמען און בראַנדז קען זיין קליימד ווי די פאַרמאָג פון אנדערע.
דאָקומענטן / רעסאָורסעס
 |
Intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdfבאַניצער גייד Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
