intel Cyclone 10 Native FloatingPoint DSP FPGA IP

Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP korisnički vodič

Parametriranje Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP

Odaberite različite parametre kako biste kreirali IP jezgro prikladno za vaš dizajn.

1. U Intel® Quartus® Prime Pro Edition, kreirajte novi projekat koji cilja na Intel Cyclone® 10 GX uređaj.
2. U IP katalogu kliknite na Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
   Otvara se uređivač IP parametara IP Core za Intel Cyclone 10 GX Native Floating-Point DSP.
3. U dijaloškom okviru Nova varijacija IP-a unesite naziv entiteta i kliknite na OK.
4. U okviru Parameters, izaberite DSP Template i View koju želite za svoju IP jezgru
5. U DSP bloku View, prebacite sat ili resetujte svaki važeći registar.
6. Za Multiply Add ili Vector Mode 1, kliknite na Chain In multiplekser u GUI-u da odaberete ulaz iz lančanog porta ili Ax porta.
7. Kliknite na simbol zbrajanja u GUI-u da odaberete sabiranje ili oduzimanje.
8. Kliknite na Chain Out multiplekser u GUI-u da omogućite priključak za lančani izlaz.
9. Kliknite Generate HDL.
10. Kliknite na Završi.

Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP parametri
Tabela 1. Parametri

Parametar	Vrijednost	Zadana vrijednost	Opis
DSP šablon	Pomnožite Dodaj Množenje Dodaj Pomnoži Akumuliraj vektorski način 1 Vektorski način rada 2	Pomnožite	Odaberite željeni način rada za DSP blok. Odabrana operacija se odražava u DSP Block View.
View	Registracija Omogućava brisanje registra	Register Enables	Opcije za odabir šeme takta ili šeme resetovanja za registre view. Odabrana operacija se odražava u DSP Block View.
nastavak…

Parametar	Vrijednost	Zadana vrijednost	Opis
			Odaberite Register Enables za DSP Block View za prikaz šeme takta registara. Možete promijeniti satove za svaki od registara u ovome view. Odaberite Registracija se briše za DSP Block View za prikaz šeme resetovanja registara. Uključi Koristite Single Clear da promenite šemu resetovanja registara.
Koristite Single Clear	Uključeno ili isključeno	Isključeno	Uključite ovaj parametar ako želite da jedno resetovanje resetuje sve registre u DSP bloku. Isključite ovaj parametar da biste koristili različite portove za resetiranje za resetiranje registara. Uključite za brisanje 0 na izlaznom registru; isključiti za brisanje 1 na izlaznom registru. Jasno 0 za ulazne registre koristi aclr[0] signal. Jasno 1 za izlazne i cevovodne registre aclr[1] signal. Svi ulazni registri koriste aclr[0] reset signal. Svi izlazni i cevovodni registri koriste aclr[1] reset signal.
DSP View Blokiraj.
lančani multiplekser (14)	Omogući onemogući	Onemogući	Kliknite na multiplekser da omogućite lančano povezivanje luka.
Chain Out Multiplexer (12)	Onemoguci omogućiti	Onemogući	Kliknite na multiplekser da omogućite lančano povezivanje luka.
guja (13)	+ –	+	Kliknite na Guja simbol za odabir načina sabiranja ili oduzimanja.
Register Clock • ax_clock (2) • ay_clock (3) • az_clock (4) • multi_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clo ck (10) • izlazni_sat (11) • akumuliraj_sat (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8)	Nema Sat 0 Sat 1 Sat 2	Sat 0	Da biste zaobišli bilo koji registar, prebacite sat registra na Nema. Prebacite registarski sat na: •    Sat 0 koristiti clk[0] signal kao izvor takta •    Sat 1 koristiti clk[1] signal kao izvor takta •    Sat 2 koristiti clk[2] signal kao izvor takta Ove postavke možete promijeniti samo kada odaberete Register Enables in View parametar.

Slika 1. DSP blok View

Tabela 2. DSP predlošci

DSP predlošci	Opis
Pomnožite	Izvodi operaciju množenja s jednom preciznošću i primjenjuje sljedeću jednačinu: • Out = Ay * Az
Dodaj	Obavlja jednu preciznu operaciju sabiranja ili oduzimanja i primjenjuje sljedeće jednačine:. • Out = Ay + Ax • Out = Ay – Ax
Pomnoži sabiraj	Ovaj način obavlja množenje s jednom preciznošću, nakon čega slijede operacije sabiranja ili oduzimanja i primjenjuje sljedeće jednačine. • Out = (Ay * Az) – ulančavanje • Out = (Ay * Az) + chainin • Out = (Ay * Az) – Ax • Out = (Ay * Az) + Ax
Umnožiti Akumulirati	Izvodi množenje s pomičnim zarezom praćeno sabiranjem ili oduzimanjem s pomičnim zarezom s prethodnim rezultatom množenja i primjenjuje sljedeće jednadžbe: • Out(t) = [Ay(t) * Az(t)] – Out (t-1) kada se akumuliraju signal je visok. • Izlaz(t) = [Ay(t) * Az(t)] + Izlaz (t-1) kada je port za akumulaciju visoko postavljen. • Out(t) = Ay(t) * Az(t) kada je port za akumulaciju smanjen.
Vektorski način rada 1	Izvodi množenje s pomičnim zarezom praćeno sabiranjem ili oduzimanjem s pomičnim zarezom sa lančanim ulazom iz prethodnog varijabilnog DSP bloka i primjenjuje sljedeće jednačine:.
nastavak…

DSP predlošci	Opis
	• Out = (Ay * Az) – ulančavanje • Out = (Ay * Az) + chainin • Out = (Ay * Az) , lanac = Ax
Vektorski način rada 2	Izvodi množenje s pomičnim zarezom gdje IP jezgro dovodi rezultat množenja direktno u lančano izvlačenje. IP jezgro zatim dodaje ili oduzima lančani ulaz iz prethodnog varijabilnog DSP bloka od ulaza Ax kao izlazni rezultat. Ovaj način rada primjenjuje sljedeće jednačine: • Out = Ax – ulančavanje , lanac = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax , lanac = Ay * Az

Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP signali

Slika 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP signali
Na slici su prikazani ulazni i izlazni signali IP jezgra.

Tabela 3. Intel Cyclone 10 GX izvorni DSP s plutajućim zarezom Intel FPGA IP ulazni signali

Naziv signala	Tip	Širina	Default	Opis
sjekira [31:0]	Input	32	Nisko	Ulaz sabirnice podataka u množitelj. Dostupno u: • Dodaj mod • Multiply-Add mod bez funkcije lančanja i izvlačenja • Vektorski način rada 1 • Vektorski način rada 2
aj [31:0]	Input	32	Nisko	Ulaz sabirnice podataka u množitelj. Dostupan u svim radnim režimima s pomičnim zarezom.
az [31:0]	Input	32	Nisko	Ulaz sabirnice podataka u množitelj. Dostupno u: • Pomnožite • Pomnoži sabiranje • Umnožiti akumulirati • Vektorski način rada 1 • Vektorski način rada 2
lanac [31:0]	Input	32	Nisko	Povežite ove signale sa lančanim signalima iz prethodnog DSP IP jezgra s pomičnim zarezom.
clk[2:0]	Input	3	Nisko	Ulazni taktni signali za sve registre. Ovi signali takta su dostupni samo ako je bilo koji od ulaznih registara, registara cjevovoda ili izlaznog registra postavljen na Sat0 or Sat1 or Sat2.
ena[2:0]	Input	3	Visoko	Omogućavanje sata za clk[2:0]. Ovi signali su aktivni-Visoki. • ena[0] je za Sat0 • ena[1] je za Sat1 • ena[2] je za Sat2
aclr[1:0]	Input	2	Nisko	Asinhroni čisti ulazni signali za sve registre. Ovi signali su aktivni-visoki. Koristi aclr[0] za sve ulazne registre i upotrebu aclr[1] za sve cevovodne i izlazne registre.
akumulirati	Input	1	Nisko	Ulazni signal za uključivanje ili isključivanje funkcije akumulatora. • Potvrdite ovaj signal da omogućite povratnu informaciju o izlazu sabirača. • Deaktivirajte ovaj signal da biste onemogućili mehanizam povratnih informacija. Možete potvrditi ili deaktivirati ovaj signal tokom vremena rada. Dostupno u načinu Multiply Accumulate.
lanac [31:0]	Izlaz	32	—	Povežite ove signale sa lančanim signalima sljedećeg DSP IP jezgra s pomičnim zarezom.
rezultat[31:0]	Izlaz	32	—	Izlazna magistrala podataka iz IP jezgra.

Istorija revizija dokumenta

Promjene na Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP korisnički vodič

Datum	Verzija	Promjene
novembar 2017	2017.11.06	Prvo izdanje.

Intel Corporation. Sva prava zadržana. Intel, Intel logo i druge Intel oznake su zaštitni znaci Intel Corporation ili njenih podružnica. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.

Dokumenti / Resursi

intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdf] Korisnički priručnik Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP

Reference

• Uputstvo za upotrebu