Intel Cyclone 10 Natif FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP Guide de l'utilisateur
Paramétrage du processeur Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
Sélectionnez différents paramètres pour créer un cœur IP adapté à votre conception.
- Dans Intel® Quartus® Prime Pro Edition, créez un nouveau projet qui cible un appareil Intel Cyclone® 10 GX.
- Dans IP Catalog, cliquez sur Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
L'éditeur de paramètres Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP s'ouvre. - Dans la boîte de dialogue Nouvelle variante IP, entrez un nom d'entité et cliquez sur OK.
- Sous Paramètres, sélectionnez le modèle DSP et le View que vous voulez pour votre cœur IP
- Dans le bloc DSP View, basculer l'horloge ou réinitialiser chaque registre valide.
- Pour Multiply Add ou Vector Mode 1, cliquez sur le multiplexeur Chain In dans l'interface graphique pour sélectionner l'entrée du port chainin ou du port Ax.
- Cliquez sur le symbole Adder dans l'interface graphique pour sélectionner l'addition ou la soustraction.
- Cliquez sur le multiplexeur Chain Out dans l'interface graphique pour activer le port de sortie de chaîne.
- Cliquez sur Générer HDL.
- Cliquez sur Terminer.
Intel Cyclone 10 GX DSP natif à virgule flottante Intel FPGA IP Paramètres
Tableau 1. Paramètres
| Paramètre | Valeur | Valeur par défaut | Description |
| Modèle DSP | Multiplier Ajouter
Multiplier Ajouter Multiplier Accumuler Vecteur Mode 1 Mode vectoriel 2 |
Multiplier | Sélectionnez le mode de fonctionnement souhaité pour le bloc DSP.
L'opération sélectionnée est reflétée dans le Bloc DSP View. |
| View | Le registre active les effacements de registre | Enregistrez Active | Options pour sélectionner le schéma de synchronisation ou le schéma de réinitialisation des registres view. L'opération sélectionnée est reflétée dans le Bloc DSP View. |
| suite… | |||
| Paramètre | Valeur | Valeur par défaut | Description |
| Sélectionner Enregistrez Active pour Bloc DSP View pour afficher le schéma de synchronisation des registres. Vous pouvez changer les horloges pour chacun des registres dans ce view.
Sélectionner Enregistrer les effacements pour Bloc DSP View pour afficher le schéma de réinitialisation des registres. Allumer Utiliser un seul effacement pour modifier le schéma de réinitialisation des registres. |
|||
| Utiliser un seul effacement | Allumé ou éteint | Désactivé | Activez ce paramètre si vous souhaitez qu'une seule réinitialisation réinitialise tous les registres du bloc DSP. Désactivez ce paramètre pour utiliser différents ports de réinitialisation pour réinitialiser les registres.
Activer pour effacer 0 sur le registre de sortie ; désactiver pour effacer 1 sur le registre de sortie. Effacer 0 pour les registres d'entrée utilise aclr[0] signal. Effacer 1 pour les registres de sortie et de pipeline signal aclr[1]. Tous les registres d'entrée utilisent le signal de réinitialisation aclr[0]. Tous les registres de sortie et de pipeline utilisent le signal de réinitialisation aclr[1]. |
| DSP View Bloc. | |||
| Chaîne dans le multiplexeur (14) | Activer désactiver | Désactiver | Cliquez sur le multiplexeur pour activer le chainin
port. |
| Multiplexeur de chaîne (12) | Désactiver Activer | Désactiver | Cliquez sur le multiplexeur pour activer le chaînage
port. |
| Additionneur (13) | +
– |
+ | Cliquez sur le Additionneur symbole pour sélectionner le mode d'addition ou de soustraction. |
| Enregistrer l'horloge
• ax_horloge (2) • ay_horloge (3) • az_horloge (4) • mult_pipeline_clock(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clock (10) • sortie_horloge (11) • Accumule_horloge (1) • accum_pipeline_clock (6) • accum_adder_cloc k (8) |
Aucun Horloge 0
Horloge 1 Horloge 2 |
Horloge 0 | Pour contourner n'importe quel registre, basculez l'horloge du registre sur Aucun.
Basculer l'horloge de registre sur : • Horloge 0 pour utiliser le signal clk[0] comme source d'horloge • Horloge 1 pour utiliser le signal clk[1] comme source d'horloge • Horloge 2 pour utiliser le signal clk[2] comme source d'horloge Vous ne pouvez modifier ces paramètres que lorsque vous sélectionnez Enregistrez Active in View paramètre. |
Figure 1. Bloc DSP View
Tableau 2. Modèles DSP
| Modèles DSP | Description |
| Multiplier | Effectue une opération de multiplication simple précision et applique l'équation suivante :
• Out = Ay * Az |
| Ajouter | Effectue une opération d'addition ou de soustraction simple précision et applique les équations suivantes :.
• Out = Ay + Axe • Out = Ay – Hache |
| Multiplier Ajouter | Ce mode effectue une multiplication simple précision, suivie d'opérations d'addition ou de soustraction et applique les équations suivantes.
• Out = (Ay * Az) – enchaînement • Out = (Ay * Az) + enchaînement • Out = (Ay * Az) – Hache • Out = (Ay * Az) + Axe |
| Multiplier Accumuler | Effectue une multiplication en virgule flottante suivie d'une addition ou d'une soustraction en virgule flottante avec le résultat de multiplication précédent et applique les équations suivantes :
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) lors de l'accumulation le signal est mis à l'état haut. • Out(t) = [Ay(t) * Az(t)] + Out (t-1) lorsque le port d'accumulation est mis au niveau haut. • Out(t) = Ay(t) * Az(t) lorsque le port d'accumulation est à l'état bas. |
| Mode vectoriel 1 | Effectue une multiplication en virgule flottante suivie d'une addition ou d'une soustraction en virgule flottante avec l'entrée chainin du bloc DSP variable précédent et applique les équations suivantes :. |
| suite… | |
| Modèles DSP | Description |
| • Out = (Ay * Az) – enchaînement
• Out = (Ay * Az) + enchaînement • Out = (Ay * Az) , chainout = Ax |
|
| Mode vectoriel 2 | Effectue une multiplication en virgule flottante où le cœur IP alimente le résultat de la multiplication directement vers le chaînage. Le cœur IP ajoute ou soustrait ensuite l'entrée chainin du bloc DSP variable précédent de l'entrée Ax comme résultat de sortie.
Ce mode applique les équations suivantes : • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax , chainout = Ay * Az |
DSP natif à virgule flottante Intel Cyclone 10 GX Signaux IP Intel FPGA
Figure 2. Intel Cyclone 10 GX DSP natif à virgule flottante Signaux IP Intel FPGA
La figure montre les signaux d'entrée et de sortie du cœur IP.
Tableau 3. Signaux d'entrée Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP
| Nom du signal | Taper | Largeur | Défaut | Description |
| hache[31:0] | Saisir | 32 | Faible | Bus de données d'entrée vers le multiplicateur. Disponible en:
• Mode d'ajout • Mode Multiplier-Ajouter sans fonction de chaînage et de chaînage • Mode vectoriel 1 • Mode vectoriel 2 |
| oui[31:0] | Saisir | 32 | Faible | Bus de données d'entrée vers le multiplicateur.
Disponible dans tous les modes de fonctionnement en virgule flottante. |
| az[31:0] | Saisir | 32 | Faible | Bus de données d'entrée vers le multiplicateur. Disponible en:
• Multiplier • Multiplier Ajouter • Multiplier Accumuler • Mode vectoriel 1 • Mode vectoriel 2 |
| enchainer[31:0] | Saisir | 32 | Faible | Connectez ces signaux aux signaux de sortie de chaînage du noyau IP DSP à virgule flottante précédent. |
| cl[2:0] | Saisir | 3 | Faible | Signaux d'horloge d'entrée pour tous les registres.
Ces signaux d'horloge ne sont disponibles que si l'un des registres d'entrée, registres de pipeline ou registre de sortie est défini sur Horloge0 or Horloge1 or Horloge2. |
| ena[2:0] | Saisir | 3 | Haut | Activation de l'horloge pour clk[2:0]. Ces signaux sont actifs-Haut.
• ena[0] est pour Horloge0 • ena[1] est pour Horloge1 • ena[2] est pour Horloge2 |
| acrl[1:0] | Saisir | 2 | Faible | Signaux d'entrée clairs asynchrones pour tous les registres. Ces signaux sont actifs-haut.
Utiliser ac[0] pour tous les registres d'entrée et utilisation ac[1] pour tous les registres de pipeline et de sortie. |
| accumuler | Saisir | 1 | Faible | Signal d'entrée pour activer ou désactiver la fonction d'accumulateur.
• Activez ce signal pour activer le retour de la sortie de l'additionneur. • Désactivez ce signal pour désactiver le mécanisme de rétroaction. Vous pouvez activer ou désactiver ce signal pendant l'exécution. Disponible en mode Multiplier Accumuler. |
| chaînage[31:0] | Sortir | 32 | — | Connectez ces signaux aux signaux chainin du prochain noyau IP DSP à virgule flottante. |
| résultat[31:0] | Sortir | 32 | — | Bus de données de sortie du cœur IP. |
Historique de révision du document
Modifications apportées au Guide de l'utilisateur Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP
| Date | Version | Changements |
| Novembre 2017 | 2017.11.06 | Version initiale. |
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Documents / Ressources
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Intel Cyclone 10 Natif FloatingPoint DSP FPGA IP [pdf] Guide de l'utilisateur Cyclone 10 IP DSP FPGA à point flottant natif, 10 IP DSP FPGA à point flottant natif, IP DSP FPGA à point flottant natif, IP DSP FPGA à point flottant, IP FPGA DSP, IP FPGA |
