Intel Cyclone 10 Native FloatingPoint DSP FPGA IP

Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP-gebruikershandleiding

Parameterisering van de Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP

Selecteer verschillende parameters om een ​​IP-kern te creëren die geschikt is voor uw ontwerp.

1. Maak in Intel® Quartus® Prime Pro Edition een nieuw project dat zich richt op een Intel Cyclone® 10 GX-apparaat.
2. Klik in IP Catalog op Bibliotheek ➤ DSP ➤ Primitieve DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
   De Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP-parametereditor wordt geopend.
3. Voer in het dialoogvenster Nieuwe IP-variatie een entiteitsnaam in en klik op OK.
4. Selecteer onder Parameters de DSP-sjabloon en de View die u wilt voor uw IP-kern
5. In het DSP-blok View, schakel de klok om of reset elk geldig register.
6. Voor Multiply Add of Vector Mode 1 klikt u op de Chain In-multiplexer in de GUI om invoer van de chainin-poort of Axe-poort te selecteren.
7. Klik op het optelsymbool in de GUI om optellen of aftrekken te selecteren.
8. Klik op de Chain Out-multiplexer in de GUI om de chainout-poort in te schakelen.
9. Klik op HDL genereren.
10. Klik op Voltooien.

Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-parameters
Tabel 1. Parameters

Parameter	Waarde	Standaardwaarde	Beschrijving
DSP-sjabloon	Vermenigvuldigen Toevoegen Vermenigvuldigen Optellen Vermenigvuldigen Accumuleren Vectormodus 1 Vectormodus 2	Vermenigvuldigen	Selecteer de gewenste operationele modus voor het DSP-blok. De geselecteerde bewerking wordt weerspiegeld in het DSP-blok View.
View	Registreren Schakelt het register in	Registreren maakt het mogelijk	Opties om het klokschema of het resetschema voor registers te selecteren view. De geselecteerde bewerking wordt weerspiegeld in het DSP-blok View.
voortgezet…

Parameter	Waarde	Standaardwaarde	Beschrijving
			Selecteer Registreren maakt het mogelijk voor DSP-blok View om het registerklokschema weer te geven. Hierin kunt u voor elk van de registers de klokken wijzigen view. Selecteer Registreren wist voor DSP-blok View om het register-resetschema weer te geven. Aanzetten Gebruik Single Clear om het registerresetschema te wijzigen.
Gebruik Single Clear	Aan of uit	Uit	Schakel deze parameter in als u met één enkele reset alle registers in het DSP-blok wilt resetten. Schakel deze parameter uit om verschillende resetpoorten te gebruiken om de registers te resetten. Schakel in voor clear 0 op uitgangsregister; schakel uit voor clear 1 op het uitgangsregister. 0 wissen voor invoerregisters wordt aclr[0] gebruikt signaal. 1 wissen voor uitvoer- en pijplijnregisters aclr[1]-signaal. Alle ingangsregisters gebruiken het aclr[0]-resetsignaal. Alle uitgangs- en pijplijnregisters gebruiken het aclr[1]-resetsignaal.
DSP View Blok.
Ketting in multiplexer (14)	Inschakelen Uitschakelen	Uitzetten	Klik op de multiplexer om chainin in te schakelen haven.
Chain-out multiplexer (12)	Uitzetten aanzetten	Uitzetten	Klik op de multiplexer om chainout in te schakelen haven.
Opteller (13)	+ –	+	Klik op de Adder symbool om de modus voor optellen of aftrekken te selecteren.
Klok registreren • bijl_klok (2) • ay_clock (3) • az_klok (4) • mult_pipeline_cloc k(5) • ax_chainin_pl_clock k (7) • opteller_invoer_klok (9) • opteller_input_2_klok (10) • uitvoer_klok (11) • accumulatie_klok (1) • accum_pipeline_c lock (6) • accum_adder_cloc k (8)	Geen Klok 0 Klok 1 Klok 2	Klok 0	Om een ​​register te omzeilen, zet u de registerklok op Geen. Zet de registerklok op: •    Klok 0 om het clk[0]-signaal als klokbron te gebruiken •    Klok 1 om het clk[1]-signaal als klokbron te gebruiken •    Klok 2 om het clk[2]-signaal als klokbron te gebruiken U kunt deze instellingen alleen wijzigen als u selecteert Registreren maakt het mogelijk in View parameter.

Figuur 1. DSP-blok View

Tabel 2. DSP-sjablonen

DSP-sjablonen	Beschrijving
Vermenigvuldigen	Voert vermenigvuldigingen met enkele precisie uit en past de volgende vergelijking toe: • Uit = Ay * Az
Toevoegen	Voert een optel- of aftrekkingsbewerking met enkele precisie uit en past de volgende vergelijkingen toe: • Uit = Ay + Bijl • Uit = Ay – Bijl
Vermenigvuldig optellen	Deze modus voert vermenigvuldigingen met enkele precisie uit, gevolgd door optel- of aftrekkingsbewerkingen en past de volgende vergelijkingen toe. • Uit = (Ay * Az) – chainin • Uit = (Ay * Az) + chainin • Uit = (Ay * Az) – Ax • Uit = (Ay * Az) + Ax
Vermenigvuldig accumuleren	Voert vermenigvuldiging met drijvende komma uit, gevolgd door optelling of aftrekking met drijvende komma met het vorige vermenigvuldigingsresultaat en past de volgende vergelijkingen toe: • Out(t) = [Ay(t) * Az(t)] – Out (t-1) bij accumulatie signaal wordt hoog gestuurd. • Out(t) = [Ay(t) * Az(t)] + Out (t-1) wanneer de accumulatiepoort hoog wordt gezet. • Out(t) = Ay(t) * Az(t) wanneer de accumulatiepoort laag is gereden.
Vectormodus 1	Voert vermenigvuldiging met drijvende komma uit, gevolgd door optelling of aftrekking met drijvende komma met de chainin-invoer van het vorige variabele DSP-blok en past de volgende vergelijkingen toe:
voortgezet…

DSP-sjablonen	Beschrijving
	• Uit = (Ay * Az) – chainin • Uit = (Ay * Az) + chainin • Uit = (Ay * Az), chainout = Ax
Vectormodus 2	Voert vermenigvuldiging met drijvende komma uit waarbij de IP-kern het vermenigvuldigingsresultaat rechtstreeks naar de chainout stuurt. De IP-kern telt vervolgens de chainin-invoer van het vorige variabele DSP-blok op of trekt deze af van invoer Ax als het uitvoerresultaat. Deze modus past de volgende vergelijkingen toe: • Uit = Bijl – chainin, chainout = Ay * Az • Uit = Bijl + chainin, chainout = Ay * Az • Uit = Bijl, chainout = Ay * Az

Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-signalen

Afbeelding 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-signalen
De figuur toont de ingangs- en uitgangssignalen van de IP-kern.

Tabel 3. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-ingangssignalen

Signaalnaam	Type	Breedte	Standaard	Beschrijving
bijl[31:0]	Invoer	32	Laag	Voer de databus in naar de vermenigvuldiger. Beschikbaar in: • Modus toevoegen • Multiply-Add-modus zonder chainin- en chainout-functie • Vectormodus 1 • Vectormodus 2
ja[31:0]	Invoer	32	Laag	Voer de databus in naar de vermenigvuldiger. Beschikbaar in alle operationele modi met drijvende komma.
az[31:0]	Invoer	32	Laag	Voer de databus in naar de vermenigvuldiger. Beschikbaar in: • Vermenigvuldig • Vermenigvuldigen optellen • Vermenigvuldig accumuleren • Vectormodus 1 • Vectormodus 2
ketenin[31:0]	Invoer	32	Laag	Verbind deze signalen met de chainout-signalen van de voorgaande drijvende-komma DSP IP-kern.
clk[2:0]	Invoer	3	Laag	Ingangskloksignalen voor alle registers. Deze kloksignalen zijn alleen beschikbaar als een van de ingangsregisters, pijplijnregisters of uitgangsregisters is ingesteld op Klok0 or Klok1 or Klok2.
ena[2:0]	Invoer	3	Hoog	Klok inschakelen voor clk[2:0]. Deze signalen zijn actief-hoog. • ena[0] is voor Klok0 • ena[1] is voor Klok1 • ena[2] is voor Klok2
aclr[1:0]	Invoer	2	Laag	Asynchrone heldere ingangssignalen voor alle registers. Deze signalen zijn actief-hoog. Gebruik aclr[0] voor alle invoerregisters en gebruik aclr[1] voor alle pijplijn- en uitgangsregisters.
accumuleren	Invoer	1	Laag	Ingangssignaal om de accumulatorfunctie in of uit te schakelen. • Bekrachtig dit signaal om feedback op de uitvoer van de opteller mogelijk te maken. • Beëindig dit signaal om het feedbackmechanisme uit te schakelen. U kunt dit signaal tijdens runtime bevestigen of deactiveren. Beschikbaar in de modus Vermenigvuldig accumuleren.
uitschakeling[31:0]	Uitvoer	32	—	Verbind deze signalen met de chainin-signalen van de volgende drijvende-komma DSP IP-kern.
resultaat[31:0]	Uitvoer	32	—	Uitvoerdatabus van IP-kern.

Document revisiegeschiedenis

Wijzigingen in de Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-gebruikershandleiding

Datum	Versie	Wijzigingen
November 2017	2017.11.06	Eerste release.

Intel Corporation. Alle rechten voorbehouden. Intel, het Intel-logo en andere Intel-merken zijn handelsmerken van Intel Corporation of haar dochterondernemingen. Intel garandeert de prestaties van zijn FPGA- en halfgeleiderproducten volgens de huidige specificaties in overeenstemming met de standaardgarantie van Intel, maar behoudt zich het recht voor om op elk moment zonder voorafgaande kennisgeving wijzigingen aan te brengen in producten en diensten. Intel aanvaardt geen verantwoordelijkheid of aansprakelijkheid die voortvloeit uit de toepassing of het gebruik van informatie, producten of diensten die hierin worden beschreven, behalve zoals uitdrukkelijk schriftelijk overeengekomen door Intel. Intel-klanten wordt geadviseerd om de nieuwste versie van apparaatspecificaties te verkrijgen voordat ze vertrouwen op gepubliceerde informatie en voordat ze producten of diensten bestellen. *Andere namen en merken kunnen worden geclaimd als eigendom van anderen.

Documenten / Bronnen

Intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdf] Gebruikershandleiding Cycloon 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP

Referenties

• Gebruiksaanwijzing