intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Οδηγός χρήστη Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
Παραμετροποίηση της Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
Επιλέξτε διαφορετικές παραμέτρους για να δημιουργήσετε έναν πυρήνα IP κατάλληλο για το σχέδιό σας.
- Στην Intel® Quartus® Prime Pro Edition, δημιουργήστε ένα νέο έργο που στοχεύει μια συσκευή Intel Cyclone® 10 GX.
- Στον Κατάλογο IP, κάντε κλικ στο Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Ανοίγει το πρόγραμμα επεξεργασίας παραμέτρων IP Core IP του Intel Cyclone 10 GX Native Floating-Point DSP. - Στο παράθυρο διαλόγου Νέα παραλλαγή IP, εισαγάγετε ένα Όνομα οντότητας και κάντε κλικ στο OK.
- Στην περιοχή Παράμετροι, επιλέξτε το Πρότυπο DSP και το View θέλετε για τον πυρήνα IP σας
- Στο μπλοκ DSP View, αλλάξτε το ρολόι ή επαναφέρετε κάθε έγκυρο καταχωρητή.
- Για πολλαπλασιασμό πρόσθεσης ή διανύσματος 1, κάντε κλικ στον πολυπλέκτη Chain In στο GUI για να επιλέξετε είσοδο από θύρα αλυσίδας ή θύρα Ax.
- Κάντε κλικ στο σύμβολο Adder στο GUI για να επιλέξετε πρόσθεση ή αφαίρεση.
- Κάντε κλικ στον πολυπλέκτη Chain Out στο GUI για να ενεργοποιήσετε τη θύρα chainout.
- Κάντε κλικ στην επιλογή Δημιουργία HDL.
- Κάντε κλικ στο Finish.
Intel Cyclone 10 GX Native Floating-Point DSP Παράμετροι IP Intel FPGA
Πίνακας 1. Παράμετροι
| Παράμετρος | Αξία | Προεπιλεγμένη τιμή | Περιγραφή |
| Πρότυπο DSP | Πολλαπλασιάζω Προσθέτω
Πολλαπλασιασμός Προσθήκη Πολλαπλασιασμός Συσσώρευση διανυσμάτων Λειτουργία 1 Vector Mode 2 |
Πολλαπλασιάζω | Επιλέξτε τον επιθυμητό τρόπο λειτουργίας για το μπλοκ DSP.
Η επιλεγμένη λειτουργία αντικατοπτρίζεται στο Μπλοκ DSP View. |
| View | Εγγραφή Ενεργοποιεί την εκκαθάριση εγγραφής | Εγγραφή Ενεργοποιεί | Επιλογές για επιλογή σχήματος χρονισμού ή επαναφοράς σχήματος για καταχωρητές view. Η επιλεγμένη λειτουργία αντικατοπτρίζεται στο Μπλοκ DSP View. |
| συνέχισε… | |||
| Παράμετρος | Αξία | Προεπιλεγμένη τιμή | Περιγραφή |
| Επιλέγω Εγγραφή Ενεργοποιεί για Μπλοκ DSP View για εμφάνιση του σχήματος χρονισμού καταχωρητών. Μπορείτε να αλλάξετε τα ρολόγια για κάθε έναν από τους καταχωρητές σε αυτό view.
Επιλέγω Εγγραφή Διαγράφει για Μπλοκ DSP View για εμφάνιση του σχήματος επαναφοράς καταχωρητών. Ανάβω Χρησιμοποιήστε το Single Clear για να αλλάξετε το σχήμα επαναφοράς καταχωρητών. |
|||
| Χρησιμοποιήστε το Single Clear | Ενεργοποίηση ή απενεργοποίηση | Μακριά από | Ενεργοποιήστε αυτήν την παράμετρο εάν θέλετε μια μεμονωμένη επαναφορά για την επαναφορά όλων των καταχωρητών στο μπλοκ DSP. Απενεργοποιήστε αυτήν την παράμετρο για να χρησιμοποιήσετε διαφορετικές θύρες επαναφοράς για την επαναφορά των καταχωρητών.
Ενεργοποιήστε για καθαρό 0 στον καταχωρητή εξόδου. απενεργοποιήστε για διαγραφή 1 στον καταχωρητή εξόδου. Διαγραφή 0 για καταχωρητές εισόδου χρησιμοποιεί aclr[0] σύνθημα. Διαγραφή 1 για χρήσεις εκροών και μητρώων αγωγών σήμα aclr[1]. Όλοι οι καταχωρητές εισόδου χρησιμοποιούν σήμα επαναφοράς aclr[0]. Όλοι οι καταχωρητές εξόδου και αγωγών χρησιμοποιούν σήμα επαναφοράς aclr[1]. |
| DSP View Φραγμός. | |||
| Chain In Multiplexer (14) | Ενεργοποιώ απενεργοποιώ | Καθιστώ ανίκανο | Κάντε κλικ στον πολυπλέκτη για να ενεργοποιήσετε την αλυσίδα
λιμάνι. |
| Chain Out Multiplexer (12) | Απενεργοποίηση ενεργοποίηση | Καθιστώ ανίκανο | Κάντε κλικ στον πολυπλέκτη για να ενεργοποιήσετε το chainout
λιμάνι. |
| Προσθετης (13) | +
– |
+ | Κάντε κλικ στο Αθροιστής σύμβολο για να επιλέξετε τη λειτουργία πρόσθεσης ή αφαίρεσης. |
| Εγγραφή Ρολόι
• ax_clock (2) • ay_clock (3) • az_clock (4) • multi_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clock ck (10) • output_clock (11) • accumulate_clock (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8) |
Κανένας Ρολόι 0
Ρολόι 1 Ρολόι 2 |
Ρολόι 0 | Για να παρακάμψετε οποιοδήποτε μητρώο, αλλάξτε το ρολόι καταχωρητή σε Κανένας.
Εναλλαγή του ρολογιού εγγραφής σε: • Ρολόι 0 για να χρησιμοποιήσετε το σήμα clk[0] ως πηγή ρολογιού • Ρολόι 1 για να χρησιμοποιήσετε το σήμα clk[1] ως πηγή ρολογιού • Ρολόι 2 για να χρησιμοποιήσετε το σήμα clk[2] ως πηγή ρολογιού Μπορείτε να αλλάξετε αυτές τις ρυθμίσεις μόνο όταν το επιλέξετε Εγγραφή Ενεργοποιεί in View παράμετρος. |
Εικόνα 1. Μπλοκ DSP View
Πίνακας 2. Πρότυπα DSP
| Πρότυπα DSP | Περιγραφή |
| Πολλαπλασιάζω | Εκτελεί μια απλή λειτουργία πολλαπλασιασμού ακριβείας και εφαρμόζει την ακόλουθη εξίσωση:
• Έξω = Ay * Αζ |
| Προσθέτω | Εκτελεί απλή πράξη πρόσθεσης ή αφαίρεσης ακριβείας και εφαρμόζει τις ακόλουθες εξισώσεις:.
• Έξω = Ay + Αξ • Έξω = Ay – Αξ |
| Πολλαπλασιασμός Προσθήκη | Αυτός ο τρόπος λειτουργίας εκτελεί έναν απλό πολλαπλασιασμό ακριβείας, ακολουθούμενο από πράξεις πρόσθεσης ή αφαίρεσης και εφαρμόζει τις ακόλουθες εξισώσεις.
• Έξω = (Ay * Az) – αλυσιδωτή • Έξω = (Ay * Az) + αλυσίδα • Έξω = (Ay * Az) – Αξ • Έξω = (Ay * Az) + Ax |
| Πολλαπλασιασμός Συσσώρευση | Εκτελεί πολλαπλασιασμό κινητής υποδιαστολής ακολουθούμενο από πρόσθεση ή αφαίρεση κινητής υποδιαστολής με το προηγούμενο αποτέλεσμα πολλαπλασιασμού και εφαρμόζει τις ακόλουθες εξισώσεις:
• Out(t) = [Ay(t) * Az(t)] – Έξω (t-1) όταν συσσωρεύεται το σήμα οδηγείται ψηλά. • Out(t) = [Ay(t) * Az(t)] + Out (t-1) όταν η θύρα συσσώρευσης οδηγείται ψηλά. • Out(t) = Ay(t) * Az(t) όταν η θύρα συσσώρευσης οδηγείται χαμηλά. |
| Vector Mode 1 | Εκτελεί πολλαπλασιασμό κινητής υποδιαστολής ακολουθούμενο από πρόσθεση ή αφαίρεση κινητής υποδιαστολής με την είσοδο αλυσίδας από το προηγούμενο μπλοκ μεταβλητής DSP και εφαρμόζει τις ακόλουθες εξισώσεις: |
| συνέχισε… | |
| Πρότυπα DSP | Περιγραφή |
| • Έξω = (Ay * Az) – αλυσιδωτή
• Έξω = (Ay * Az) + αλυσίδα • Έξω = (Ay * Az) , chainout = Ax |
|
| Vector Mode 2 | Εκτελεί πολλαπλασιασμό κινητής υποδιαστολής όπου ο πυρήνας IP τροφοδοτεί το αποτέλεσμα πολλαπλασιασμού απευθείας στο chainout. Στη συνέχεια, ο πυρήνας IP προσθέτει ή αφαιρεί την είσοδο αλυσίδας από το προηγούμενο μπλοκ μεταβλητής DSP από την είσοδο Ax ως αποτέλεσμα εξόδου.
Αυτή η λειτουργία εφαρμόζει τις ακόλουθες εξισώσεις: • Out = Axe – chainin , chainout = Ay * Az • Έξω = Axe + chainin , chainout = Ay * Az • Out = Axe , chainout = Ay * Az |
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Signals
Εικόνα 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Signals
Το σχήμα δείχνει τα σήματα εισόδου και εξόδου του πυρήνα IP.
Πίνακας 3. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Input Signals
| Όνομα σήματος | Τύπος | Πλάτος | Αθέτηση | Περιγραφή |
| τσεκούρι[31:0] | Εισαγωγή | 32 | Χαμηλός | Εισαγάγετε το δίαυλο δεδομένων στον πολλαπλασιαστή. Διαθέσιμο σε:
• Προσθήκη λειτουργίας • Λειτουργία Πολλαπλασιασμού-Προσθήκης χωρίς λειτουργία αλυσίδας και αλυσίδας • Διανυσματική λειτουργία 1 • Διανυσματική λειτουργία 2 |
| ay[31:0] | Εισαγωγή | 32 | Χαμηλός | Εισαγάγετε το δίαυλο δεδομένων στον πολλαπλασιαστή.
Διατίθεται σε όλους τους τρόπους λειτουργίας κινητής υποδιαστολής. |
| αχα[31:0] | Εισαγωγή | 32 | Χαμηλός | Εισαγάγετε το δίαυλο δεδομένων στον πολλαπλασιαστή. Διαθέσιμο σε:
• Πολλαπλασιάστε • Πολλαπλασιασμός Προσθήκη • Πολλαπλασιασμός Συσσώρευση • Διανυσματική λειτουργία 1 • Διανυσματική λειτουργία 2 |
| αλυσίδα[31:0] | Εισαγωγή | 32 | Χαμηλός | Συνδέστε αυτά τα σήματα στα σήματα αλυσίδας από τον προηγούμενο πυρήνα IP DSP κινητής υποδιαστολής. |
| clk[2:0] | Εισαγωγή | 3 | Χαμηλός | Είσοδος σημάτων ρολογιού για όλους τους καταχωρητές.
Αυτά τα σήματα ρολογιού είναι διαθέσιμα μόνο εάν οποιοσδήποτε από τους καταχωρητές εισόδου, καταχωρητές αγωγών ή καταχωρητές εξόδου έχει ρυθμιστεί σε Ρολόι 0 or Ρολόι 1 or Ρολόι 2. |
| ena[2:0] | Εισαγωγή | 3 | Ψηλά | Ενεργοποίηση ρολογιού για clk[2:0]. Αυτά τα σήματα είναι ενεργά-Υψηλή.
• το ena[0] είναι για Ρολόι 0 • το ena[1] είναι για Ρολόι 1 • το ena[2] είναι για Ρολόι 2 |
| aclr[1:0] | Εισαγωγή | 2 | Χαμηλός | Ασύγχρονα καθαρά σήματα εισόδου για όλους τους καταχωρητές. Αυτά τα σήματα είναι ενεργά-υψηλά.
Χρήση aclr[0] για όλους τους καταχωρητές εισόδου και χρήση aclr[1] για όλους τους καταχωρητές αγωγών και εξόδου. |
| συσσωρεύω | Εισαγωγή | 1 | Χαμηλός | Σήμα εισόδου για ενεργοποίηση ή απενεργοποίηση της λειτουργίας συσσωρευτή.
• Δώστε αυτό το σήμα για να ενεργοποιήσετε την ανάδραση στην έξοδο του αθροιστή. • Απενεργοποιήστε αυτό το σήμα για να απενεργοποιήσετε τον μηχανισμό ανάδρασης. Μπορείτε να διεκδικήσετε ή να απενεργοποιήσετε αυτό το σήμα κατά τη διάρκεια του χρόνου εκτέλεσης. Διατίθεται στη λειτουργία πολλαπλασιασμού συσσώρευσης. |
| chainout[31:0] | Παραγωγή | 32 | — | Συνδέστε αυτά τα σήματα με τα σήματα αλυσίδας του επόμενου πυρήνα IP DSP κινητής υποδιαστολής. |
| αποτέλεσμα[31:0] | Παραγωγή | 32 | — | Δίαυλος δεδομένων εξόδου από τον πυρήνα IP. |
Ιστορικό αναθεώρησης εγγράφου
Αλλαγές στον Οδηγό χρήστη Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP
| Ημερομηνία | Εκδοχή | Αλλαγές |
| Νοέμβριος 2017 | 2017.11.06 | Αρχική έκδοση. |
Intel Corporation. Ολα τα δικαιώματα διατηρούνται. Η επωνυμία Intel, το λογότυπο Intel και άλλα σήματα Intel είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της. Η Intel εγγυάται την απόδοση των προϊόντων FPGA και ημιαγωγών της σύμφωνα με τις τρέχουσες προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες. *Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία τρίτων.
Έγγραφα / Πόροι
 |
intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdf] Οδηγός χρήστη Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
