intel Cyclone 10 natywny zmiennoprzecinkowy DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP Podręcznik użytkownika
Parametryzacja natywnego procesora DSP zmiennoprzecinkowego Intel® Cyclone® 10 GX Intel® FPGA IP
Wybierz różne parametry, aby utworzyć rdzeń IP odpowiedni do Twojego projektu.
- W Intel® Quartus® Prime Pro Edition utwórz nowy projekt, którego celem jest urządzenie Intel Cyclone® 10 GX.
- W katalogu IP kliknij Biblioteka ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Otwiera się edytor parametrów IP Intel Cyclone 10 GX Native Floating-Point DSP IP Core. - W oknie dialogowym Nowa odmiana adresu IP wprowadź nazwę jednostki i kliknij przycisk OK.
- W obszarze Parametry wybierz Szablon DSP i View chcesz dla swojego rdzenia IP
- W bloku DSP View, przełącz zegar lub zresetuj każdy prawidłowy rejestr.
- W przypadku trybu mnożenia, dodawania lub wektorowego 1 kliknij multiplekser Chain In w interfejsie GUI, aby wybrać wejście z portu chainin lub portu AX.
- Kliknij symbol sumatora w interfejsie GUI, aby wybrać dodawanie lub odejmowanie.
- Kliknij multiplekser Chain Out w interfejsie GUI, aby włączyć port Chain Out.
- Kliknij Generuj HDL.
- Kliknij Zakończ.
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA Parametry IP
Tabela 1. Parametry
| Parametr | Wartość | Wartość domyślna | Opis |
| Szablon DSP | Zwielokrotniać Dodać
Mnożenie Dodawanie Mnożenie Akumulacja Tryb wektorowy 1 Tryb wektorowy 2 |
Zwielokrotniać | Wybierz żądany tryb pracy bloku DSP.
Wybrana operacja zostanie odzwierciedlona w Blok DSP View. |
| View | Rejestr włącza rejestr czyści | Rejestracja włącza | Opcje wyboru schematu taktowania lub schematu resetowania rejestrów viewWybrana operacja jest widoczna w Blok DSP View. |
| dalszy… | |||
| Parametr | Wartość | Wartość domyślna | Opis |
| Wybierać Rejestracja włącza Do Blok DSP View aby pokazać schemat taktowania rejestrów. Możesz zmienić zegary dla każdego z rejestrów w tym view.
Wybierać Rejestracja Wyczyść Do Blok DSP View aby wyświetlić schemat resetowania rejestrów. Włącz Użyj pojedynczego czyszczenia aby zmienić schemat resetowania rejestrów. |
|||
| Użyj pojedynczego czyszczenia | Włączone lub wyłączone | Wyłączony | Włącz ten parametr, jeśli chcesz, aby pojedynczy reset wyzerował wszystkie rejestry w bloku DSP. Wyłącz ten parametr, aby użyć różnych portów resetowania do resetowania rejestrów.
Włącz, aby wyczyścić 0 w rejestrze wyjściowym; wyłącz, aby wyczyścić 1 w rejestrze wyjściowym. Wyczyść 0 dla rejestrów wejściowych używa aclr[0] sygnał. Wyczyść 1 do zastosowań w rejestrach wyjściowych i potokowych sygnał aclr[1]. Wszystkie rejestry wejściowe używają sygnału resetu aclr[0]. Wszystkie rejestry wyjściowe i rejestry potokowe używają sygnału resetu aclr[1]. |
| DSP View Blok. | |||
| Multiplekser łańcuchowy (14) | Włącz Wyłącz | Wyłączyć | Kliknij multiplekser, aby włączyć łączenie łańcuchowe
port. |
| Multiplekser łańcuchowy (12) | Włącz wyłącz | Wyłączyć | Kliknij multiplekser, aby włączyć łańcuchowanie
port. |
| Żmija (13) | +
– |
+ | Kliknij na Sumator symbol umożliwiający wybór trybu dodawania lub odejmowania. |
| Zarejestruj zegar
• zegar_osiowy (2) • zegar_dzienny (3) • az_clock (4) • multi_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • zegar wejściowy_dodawania (9) • zegar wejściowy_dodawania_2 (10) • zegar_wyjściowy (11) • akumuluj_zegar (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8) |
Nic Zegar 0
Zegar 1 Zegar 2 |
Zegar 0 | Aby ominąć dowolny rejestr, przełącz zegar rejestru na Nic.
Przełącz zegar rejestru na: • Zegar 0 użyć sygnału clk[0] jako źródła zegara • Zegar 1 użyć sygnału clk[1] jako źródła zegara • Zegar 2 użyć sygnału clk[2] jako źródła zegara Możesz zmienić te ustawienia tylko po wybraniu Rejestracja włącza in View parametr. |
Rysunek 1. Blok DSP View
Tabela 2. Szablony DSP
| Szablony DSP | Opis |
| Zwielokrotniać | Wykonuje operację mnożenia pojedynczej precyzji i stosuje następujące równanie:
• Wyjście = Ay * Az |
| Dodać | Wykonuje operacje dodawania lub odejmowania pojedynczej precyzji i stosuje następujące równania:
• Wyjście = Ay + Ax • Wyjście = Ay – Ax |
| Mnożenie i dodawanie | W tym trybie wykonywane jest mnożenie pojedynczej precyzji, po którym następują operacje dodawania lub odejmowania i stosowane są następujące równania.
• Out = (Ay * Az) – łańcuchowanie • Wyjście = (Ay * Az) + łańcuchowanie • Wyjście = (Ay * Az) – Ax • Wyjście = (Ay * Az) + Ax |
| Mnożyć, gromadzić | Wykonuje mnożenie zmiennoprzecinkowe, a następnie dodawanie lub odejmowanie zmiennoprzecinkowe z poprzednim wynikiem mnożenia i stosuje następujące równania:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) przy kumulacji sygnał jest ustawiony na wysoki. • Out(t) = [Ay(t) * Az(t)] + Out (t-1), gdy port akumulacji jest ustawiony na wysoki. • Out(t) = Ay(t) * Az(t), gdy port akumulacji jest ustawiony na niski. |
| Tryb wektorowy 1 | Wykonuje mnożenie zmiennoprzecinkowe, a następnie dodawanie lub odejmowanie zmiennoprzecinkowe z danymi wejściowymi z poprzedniego bloku DSP i stosuje następujące równania: |
| dalszy… | |
| Szablony DSP | Opis |
| • Out = (Ay * Az) – łańcuchowanie
• Wyjście = (Ay * Az) + łańcuchowanie • Out = (Ay * Az), łańcuch = Ax |
|
| Tryb wektorowy 2 | Wykonuje mnożenie zmiennoprzecinkowe, gdzie rdzeń IP przekazuje wynik mnożenia bezpośrednio do chainout. Następnie rdzeń IP dodaje lub odejmuje wejście chainin z poprzedniego bloku zmiennej DSP od wejścia Ax jako wynik wyjściowy.
W tym trybie stosowane są następujące równania: • Out = Ax – chainin, chainout = Ay * Az • Out = Ax + chainin, chainout = Ay * Az • Out = Ax, chainout = Ay * Az |
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Signals
Rysunek 2. Natywny procesor DSP zmiennoprzecinkowy Intel Cyclone 10 GX Sygnały IP FPGA firmy Intel
Na rysunku pokazano sygnały wejściowe i wyjściowe rdzenia IP.
Tabela 3. Natywny procesor DSP zmiennoprzecinkowy Intel Cyclone 10 GX Sygnały wejściowe IP Intel FPGA
| Nazwa sygnału | Typ | Szerokość | Domyślny | Opis |
| siekiera[31:0] | Wejście | 32 | Niski | Szyna danych wejściowych do mnożnika. Dostępne w:
• Tryb dodawania • Tryb mnożenia-dodawania bez funkcji łączenia i rozłączania • Tryb wektorowy 1 • Tryb wektorowy 2 |
| aj[31:0] | Wejście | 32 | Niski | Szyna danych wejściowych do mnożnika.
Dostępne we wszystkich trybach operacji zmiennoprzecinkowych. |
| z[31:0] | Wejście | 32 | Niski | Szyna danych wejściowych do mnożnika. Dostępne w:
• Pomnóż • Mnożenie i dodawanie • Mnożenie, gromadzenie • Tryb wektorowy 1 • Tryb wektorowy 2 |
| łańcuchowanie[31:0] | Wejście | 32 | Niski | Podłącz te sygnały do sygnałów łańcuchowych z poprzedniego rdzenia DSP IP zmiennoprzecinkowego. |
| zegar[2:0] | Wejście | 3 | Niski | Sygnały zegara wejściowego dla wszystkich rejestrów.
Te sygnały zegara są dostępne tylko wtedy, gdy którykolwiek z rejestrów wejściowych, rejestrów potokowych lub rejestrów wyjściowych jest ustawiony na Zegar0 or Zegar1 or Zegar2. |
| ena[2:0] | Wejście | 3 | Wysoki | Włączenie zegara dla clk[2:0]. Te sygnały są aktywne-wysokie.
• ena[0] jest dla Zegar0 • ena[1] jest dla Zegar1 • ena[2] jest dla Zegar2 |
| aclr[1:0] | Wejście | 2 | Niski | Asynchroniczne sygnały wejściowe do czyszczenia dla wszystkich rejestrów. Sygnały te są aktywne-wysokie.
Używać aclr[0] dla wszystkich rejestrów wejściowych i użytku aclr[1] dla wszystkich rejestrów potokowych i wyjściowych. |
| gromadzić | Wejście | 1 | Niski | Sygnał wejściowy umożliwiający włączenie lub wyłączenie funkcji akumulatora.
• Potwierdź ten sygnał, aby włączyć sprzężenie zwrotne wyjścia sumatora. • Anuluj ten sygnał, aby wyłączyć mechanizm sprzężenia zwrotnego. Możesz potwierdzić lub cofnąć potwierdzenie tego sygnału w czasie wykonywania. Dostępne w trybie Mnożenie/Akumulacja. |
| łańcuch[31:0] | Wyjście | 32 | — | Podłącz te sygnały do sygnałów łańcuchowych kolejnego rdzenia DSP IP zmiennoprzecinkowego. |
| wynik[31:0] | Wyjście | 32 | — | Magistrala danych wyjściowych z rdzenia IP. |
Historia rewizji dokumentu
Zmiany w natywnym procesorze DSP zmiennoprzecinkowym Intel Cyclone 10 GX Podręcznik użytkownika Intel FPGA IP
| Data | Wersja | Zmiany |
| Listopad 2017 | 2017.11.06 | Pierwsze wydanie. |
Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel i inne znaki Intel są znakami towarowymi firmy Intel Corporation lub jej podmiotów zależnych. Firma Intel gwarantuje wydajność swoich produktów FPGA i półprzewodników zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian w dowolnych produktach i usługach w dowolnym czasie bez powiadomienia. Firma Intel nie ponosi żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, z wyjątkiem przypadków wyraźnie uzgodnionych na piśmie przez firmę Intel. Klienci firmy Intel powinni uzyskać najnowszą wersję specyfikacji urządzeń przed poleganiem na jakichkolwiek opublikowanych informacjach oraz przed złożeniem zamówienia na produkty lub usługi. *Inne nazwy i marki mogą być przedmiotem praw osób trzecich.
Dokumenty / Zasoby
 |
intel Cyclone 10 natywny zmiennoprzecinkowy DSP FPGA IP [plik PDF] Instrukcja użytkownika Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
