intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Упатство за корисникот на Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
Параметризирање на IP IP на Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA
Изберете различни параметри за да креирате IP-јадро погодно за вашиот дизајн.
- Во Intel® Quartus® Prime Pro Edition, креирајте нов проект што е насочен кон уред Intel Cyclone® 10 GX.
- Во IP каталог, кликнете на Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Се отвора уредникот на параметрите на Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP. - Во полето за дијалог Нова варијација на IP, внесете Име на ентитет и кликнете OK.
- Под Параметри, изберете го образецот DSP и View сакате за вашето IP јадро
- Во блокот DSP View, вклучете го часовникот или ресетирајте го секој валиден регистар.
- За Multiply Add или Vector Mode 1, кликнете на Chain In мултиплексерот во GUI за да изберете влез од портата на синџирот или Ax портот.
- Кликнете на симболот Adder во GUI за да изберете собирање или одземање.
- Кликнете на Chain Out мултиплексерот во GUI за да ја овозможите порта за поврзување.
- Кликнете на Generate HDL.
- Кликнете на Заврши.
Intel Cyclone 10 GX Native Floating-Point DSP параметри на Intel FPGA IP
Табела 1. Параметри
| Параметар | Вредност | Стандардна вредност | Опис |
| Шаблон DSP | Множете се Додадете
Множење Додај Множење Акумулирај векторски режим 1 Векторски режим 2 |
Множете се | Изберете го саканиот оперативен режим за блокот DSP.
Избраната операција се рефлектира во DSP блок View. |
| View | Регистрирај се Овозможува Регистрирај се брише | Регистрирај се Овозможува | Опции за избор на шема на такт или шема за ресетирање за регистри view. Избраната операција се рефлектира во DSP блок View. |
| продолжи… | |||
| Параметар | Вредност | Стандардна вредност | Опис |
| Изберете Регистрирај се Овозможува за DSP блок View да се прикаже шема за тактирање на регистри. Можете да ги промените часовниците за секој од регистрите во ова view.
Изберете Регистрирај се брише за DSP блок View да се прикаже шемата за ресетирање на регистрите. Вклучи ја, уклучи ја, ме пали Користете Single Clear за промена на шемата за ресетирање на регистри. |
|||
| Користете Single Clear | Вклучено или исклучено | Исклучено | Вклучете го овој параметар ако сакате едно ресетирање за да ги ресетирате сите регистри во блокот DSP. Исклучете го овој параметар за да користите различни порти за ресетирање за да ги ресетирате регистрите.
Вклучете за јасна 0 на излезниот регистар; исклучете за јасна 1 на излезниот регистар. Исчисти 0 за влезните регистри користи aclr[0] сигнал. Исчисти 1 за излезни и цевководни регистри користи aclr[1] сигнал. Сите влезни регистри користат сигнал за ресетирање aclr[0]. Сите излезни и цевководни регистри користат сигнал за ресетирање aclr[1]. |
| ДСП View Блокирај. | |||
| Синџир во мултиплексер (14) | Вклучи исклучи | Оневозможи | Кликнете на мултиплексерот за да овозможите синџир
пристаниште. |
| Мултиплексер за излез со синџир (12) | Оневозможи овозможи | Оневозможи | Кликнете на мултиплексерот за да овозможите поврзување со синџир
пристаниште. |
| Содавач (13) | +
– |
+ | Кликнете на Содавач симбол за избор на режим на собирање или одземање. |
| Регистрирајте го часовникот
• ax_clock (2) • ay_clock (3) • az_clock (4) • повеќекратен_цевковод_клок k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • додавач_влез_2_часовник (10) • излезен_часовник (11) • акумулира_часовник (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8) |
Никој Часовник 0
Часовник 1 Часовник 2 |
Часовник 0 | За да го заобиколите секој регистар, префрлете го часовникот на регистарот на Никој.
Вклучете го регистерскиот часовник на: • Часовник 0 да се користи clk[0] сигнал како извор на часовник • Часовник 1 да се користи clk[1] сигнал како извор на часовник • Часовник 2 да се користи clk[2] сигнал како извор на часовник Можете да ги промените овие поставки само кога ќе изберете Регистрирај се Овозможува in View параметар. |
Слика 1. Блок на DSP View
Табела 2. Шаблони за DSP
| Шаблони за DSP | Опис |
| Множете се | Врши единечна операција за прецизно множење и ја применува следната равенка:
• Надвор = Ај * Аз |
| Додадете | Врши единечна операција со прецизно собирање или одземање и ги применува следните равенки:.
• Надвор = Ај + Секира • Надвор = Ај – Секира |
| Умножи Додај | Овој режим врши едно прецизно множење, проследено со операции за собирање или одземање и ги применува следните равенки.
• Out = (Ay * Az) – синџир • Надвор = (Ay * Az) + синџир • Надвор = (Ay * Az) – Ax • Надвор = (Ay * Az) + Ax |
| Множете Акумулирај | Врши множење со подвижна запирка проследено со собирање или одземање со подвижна запирка со претходниот резултат на множење и ги применува следните равенки:
• Out(t) = [Ay(t) * Az(t)] – Излез (t-1) кога се акумулира Сигналот е воден високо. • Излез(t) = [Ay(t) * Az(t)] + Излез (t-1) кога акумулираната порта е возена високо. • Out(t) = Ay(t) * Az(t) кога акумулираната порта е ниско возена. |
| Векторски режим 1 | Врши множење со подвижна запирка проследено со собирање или одземање со подвижна запирка со влезот на синџирот од претходната променлива DSP блок и ги применува следните равенки:. |
| продолжи… | |
| Шаблони за DSP | Опис |
| • Out = (Ay * Az) – синџир
• Надвор = (Ay * Az) + синџир • Надвор = (Ay * Az) , синџир = Ax |
|
| Векторски режим 2 | Врши множење со подвижна запирка каде што IP-јадрото го храни резултатот од множењето директно до синџирот. IP-јадрото потоа го додава или одзема влезот на синџирот од претходната променлива DSP блок од влезниот Ax како резултат на излезот.
Овој режим ги применува следните равенки: • Излез = Секира – синџир , синџир = Ај * Аз • Излез = Секира + синџир , синџир = Ај * Аз • Надвор = Секира , синџир = Ај * Аз |
Intel Cyclone 10 GX Native-floating-Point DSP Intel FPGA IP сигнали
Слика 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP сигнали
Сликата ги прикажува влезните и излезните сигнали на IP-јадрото.
Табела 3. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP влезни сигнали
| Име на сигналот | Тип | Ширина | Стандардно | Опис |
| секира[31:0] | Влез | 32 | Ниско | Внесете магистрала за податоци во мултипликаторот. Достапно во:
• Додај режим • Режим за множење-додавање без функција за синџир и поврзување со синџир • Векторски режим 1 • Векторски режим 2 |
| ај [31:0] | Влез | 32 | Ниско | Внесете магистрала за податоци во мултипликаторот.
Достапно во сите режими на работа со подвижна запирка. |
| аз[31:0] | Влез | 32 | Ниско | Внесете магистрала за податоци во мултипликаторот. Достапно во:
• Множете се • Умножи Додај • Множете Акумулирај • Векторски режим 1 • Векторски режим 2 |
| синџир [31:0] | Влез | 32 | Ниско | Поврзете ги овие сигнали со синџирните сигнали од претходното јадро DSP IP со подвижна запирка. |
| clk[2:0] | Влез | 3 | Ниско | Влезни сигнали на часовникот за сите регистри.
Овие такт сигнали се достапни само ако некој од влезните регистри, цевководните регистри или излезниот регистар е поставен на Часовник 0 or Часовник 1 or Часовник 2. |
| ена [2:0] | Влез | 3 | Високо | Овозможи часовник за clk[2:0]. Овие сигнали се активни-Високо.
• ena[0] е за Часовник 0 • ena[1] е за Часовник 1 • ena[2] е за Часовник 2 |
| aclr[1:0] | Влез | 2 | Ниско | Асинхрони јасни влезни сигнали за сите регистри. Овие сигнали се активни-високи.
Користете aclr[0] за сите влезни регистри и употреба aclr[1] за сите цевководи и излезни регистри. |
| се акумулира | Влез | 1 | Ниско | Влезен сигнал за овозможување или оневозможување на функцијата на акумулатор.
• Поставете го овој сигнал за да овозможите повратни информации за излезот на собирачот. • Отстранете го овој сигнал за да го оневозможите механизмот за повратни информации. Овој сигнал можете да го наметнете или деактивирате за време на извршувањето. Достапно во режимот Multiply Accumulate. |
| синџир [31:0] | Излез | 32 | — | Поврзете ги овие сигнали со синџирните сигнали на следното јадро DSP IP со подвижна запирка. |
| резултат[31:0] | Излез | 32 | — | Излезна магистрала за податоци од IP јадрото. |
Историја на ревизија на документи
Промени во упатството за корисникот на Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP
| Датум | Верзија | Промени |
| ноември 2017 година | 2017.11.06 | Почетно ослободување. |
Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира изведба на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без претходна најава. Интел не превзема никаква одговорност или одговорност што произлегува од апликацијата или употребата на какви било информации, производ или услуга опишани овде, освен како што е изрично договорено во писмена форма од страна на Intel. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги. *Други имиња и брендови може да се бараат како сопственост на други.
Документи / ресурси
 |
intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdf] Упатство за корисникот Циклон 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
