intel Cyclone 10 IP FPGA DSP dấu phẩy động gốc
Hướng dẫn sử dụng IP Intel® Cyclone® 10 GX DSP dấu phẩy động gốc Intel® FPGA
Tham số hóa Intel® Cyclone® 10 GX DSP dấu phẩy động gốc Intel® FPGA IP
Chọn các thông số khác nhau để tạo lõi IP phù hợp với thiết kế của bạn.
- Trong Intel® Quartus® Prime Pro Edition, tạo một dự án mới hướng tới thiết bị Intel Cyclone® 10 GX.
- Trong Danh mục IP, nhấp vào Thư viện ➤ DSP ➤ DSP nguyên thủy ➤ Intel Cyclone 10 GX DSP dấu phẩy động gốc.
Trình chỉnh sửa thông số IP Core IP DSP dấu phẩy động Intel Cyclone 10 GX mở ra. - Trong hộp thoại Biến thể IP mới, nhập Tên thực thể và nhấp vào OK.
- Trong Tham số, chọn Mẫu DSP và View bạn muốn cho lõi IP của mình
- Trong khối DSP View, chuyển đổi đồng hồ hoặc đặt lại từng thanh ghi hợp lệ.
- Đối với Multiply Add hoặc Vector Mode 1, hãy nhấp vào bộ ghép kênh Chain In trong GUI để chọn đầu vào từ cổng chainin hoặc cổng Ax.
- Nhấp vào biểu tượng Adder trong GUI để chọn phép cộng hoặc phép trừ.
- Nhấp vào bộ ghép kênh Chain Out trong GUI để bật cổng chainout.
- Nhấp vào Tạo HDL.
- Nhấp vào Kết thúc.
Thông số IP Intel FPGA DSP dấu phẩy động gốc Intel Cyclone 10 GX
Bảng 1. Thông số
| Tham số | Giá trị | Giá trị mặc định | Sự miêu tả |
| Mẫu DSP | Nhân lên Thêm vào
Nhân Thêm Nhân Tích lũy Vector Chế độ 1 Chế độ vectơ 2 |
Nhân lên | Chọn chế độ hoạt động mong muốn cho khối DSP.
Thao tác đã chọn được phản ánh trong Khối DSP View. |
| View | Đăng ký Cho phép Đăng ký Xóa | Đăng ký cho phép | Tùy chọn để chọn sơ đồ bấm giờ hoặc sơ đồ đặt lại cho các thanh ghi view. Thao tác đã chọn được phản ánh trong Khối DSP View. |
| tiếp tục… | |||
| Tham số | Giá trị | Giá trị mặc định | Sự miêu tả |
| Lựa chọn Đăng ký cho phép vì Khối DSP View để hiển thị sơ đồ đồng hồ đăng ký. Bạn có thể thay đổi đồng hồ cho từng thanh ghi trong phần này view.
Lựa chọn Đăng ký xóa vì Khối DSP View để hiển thị sơ đồ thiết lập lại sổ đăng ký. Bật Sử dụng Xóa đơn để thay đổi sơ đồ thiết lập lại sổ đăng ký. |
|||
| Sử dụng Xóa đơn | Bật hoặc tắt | Tắt | Bật tham số này nếu bạn muốn một lần đặt lại duy nhất để đặt lại tất cả các thanh ghi trong khối DSP. Tắt tham số này để sử dụng các cổng reset khác nhau để reset các thanh ghi.
Bật để xóa 0 trên thanh ghi đầu ra; tắt để xóa 1 trên thanh ghi đầu ra. Xóa 0 đối với các thanh ghi đầu vào sử dụng aclr[0] tín hiệu. Xóa 1 để sử dụng các thanh ghi đầu ra và đường dẫn tín hiệu aclr[1]. Tất cả các thanh ghi đầu vào đều sử dụng tín hiệu đặt lại aclr[0]. Tất cả các thanh ghi đầu ra và đường ống đều sử dụng tín hiệu đặt lại aclr[1]. |
| DSP View Khối. | |||
| Chuỗi trong bộ ghép kênh (14) | Cho phép vô hiệu hóa | Vô hiệu hóa | Nhấp vào bộ ghép kênh để kích hoạt chainin
cảng. |
| Bộ ghép kênh ra chuỗi (12) | Tắt Bật | Vô hiệu hóa | Nhấp vào bộ ghép kênh để kích hoạt chuỗi
cảng. |
| Bộ cộng (13) | +
– |
+ | Nhấp vào Con rắn lục biểu tượng để chọn chế độ cộng hoặc trừ. |
| Đăng ký đồng hồ
• ax_clock (2) • ay_clock (3) • az_clock (4) • mult_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clock ck (10) • đầu ra_đồng hồ (11) • tích lũy_đồng hồ (1) • accum_pipeline_cl ock (6) • Accum_adder_cloc k (8) |
Không có Đồng hồ 0
Đồng hồ 1 Đồng hồ 2 |
Đồng hồ 0 | Để bỏ qua bất kỳ đăng ký nào, hãy chuyển đồng hồ đăng ký sang Không có.
Chuyển đổi đồng hồ đăng ký thành: • Đồng hồ 0 để sử dụng tín hiệu clk[0] làm nguồn xung nhịp • Đồng hồ 1 để sử dụng tín hiệu clk[1] làm nguồn xung nhịp • Đồng hồ 2 để sử dụng tín hiệu clk[2] làm nguồn xung nhịp Bạn chỉ có thể thay đổi các cài đặt này khi bạn chọn Đăng ký cho phép in View tham số. |
Hình 1. Khối DSP View
Bảng 2. Mẫu DSP
| Mẫu DSP | Sự miêu tả |
| Nhân lên | Thực hiện phép nhân có độ chính xác đơn và áp dụng phương trình sau:
• Ra = Ay * Az |
| Thêm vào | Thực hiện phép tính cộng hoặc trừ có độ chính xác đơn và áp dụng các phương trình sau:.
• Ra = Ay + Ax • Ra = Ay – Ax |
| Nhân Thêm | Chế độ này thực hiện phép nhân chính xác đơn, tiếp theo là các phép tính cộng hoặc trừ và áp dụng các phương trình sau.
• Out = (Ay * Az) – chainin • Ra = (Ay * Az) + chainin • Ra = (Ay * Az) – Axe • Ra = (Ay * Az) + Axe |
| nhân tích lũy | Thực hiện phép nhân dấu phẩy động, sau đó là phép cộng hoặc phép trừ dấu phẩy động với kết quả nhân trước đó và áp dụng các phương trình sau:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) khi tích lũy tín hiệu được đẩy lên cao. • Out(t) = [Ay(t) * Az(t)] + Out (t-1) khi cổng tích lũy được đẩy lên mức cao. • Out(t) = Ay(t) * Az(t) khi cổng tích lũy ở mức thấp. |
| Chế độ vectơ 1 | Thực hiện phép nhân dấu phẩy động, sau đó là phép cộng hoặc phép trừ dấu phẩy động với đầu vào chainin từ khối DSP biến trước đó và áp dụng các phương trình sau:. |
| tiếp tục… | |
| Mẫu DSP | Sự miêu tả |
| • Out = (Ay * Az) – chainin
• Ra = (Ay * Az) + chainin • Out = (Ay * Az) , chainout = Axe |
|
| Chế độ vectơ 2 | Thực hiện phép nhân dấu phẩy động trong đó lõi IP cung cấp kết quả phép nhân trực tiếp vào chuỗi. Sau đó, lõi IP sẽ cộng hoặc trừ đầu vào chainin khỏi khối DSP biến trước đó khỏi đầu vào Ax làm kết quả đầu ra.
Chế độ này áp dụng các phương trình sau: • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax , chainout = Ay * Az |
Tín hiệu IP Intel FPGA DSP dấu phẩy động Intel Cyclone 10 GX
Hình 2. Tín hiệu IP Intel FPGA DSP dấu phẩy động gốc Intel Cyclone 10 GX
Hình vẽ hiển thị tín hiệu đầu vào và đầu ra của lõi IP.
Bảng 3. Tín hiệu đầu vào IP Intel Cyclone 10 GX của Intel Cyclone XNUMX GX dấu phẩy động gốc
| Tên tín hiệu | Kiểu | Chiều rộng | Mặc định | Sự miêu tả |
| rìu[31:0] | Đầu vào | 32 | Thấp | Nhập bus dữ liệu vào bộ nhân. Có sẵn trong:
• Thêm chế độ • Chế độ Nhân-Thêm không có tính năng chainin và chainout • Chế độ vectơ 1 • Chế độ vectơ 2 |
| được rồi[31:0] | Đầu vào | 32 | Thấp | Nhập bus dữ liệu vào bộ nhân.
Có sẵn trong tất cả các chế độ hoạt động dấu phẩy động. |
| az[31:0] | Đầu vào | 32 | Thấp | Nhập bus dữ liệu vào bộ nhân. Có sẵn trong:
• Nhân • Nhân cộng • Tích lũy nhân lên • Chế độ vectơ 1 • Chế độ vectơ 2 |
| chuỗi[31:0] | Đầu vào | 32 | Thấp | Kết nối các tín hiệu này với các tín hiệu chuỗi từ lõi IP DSP dấu phẩy động trước đó. |
| clk[2:0] | Đầu vào | 3 | Thấp | Tín hiệu đồng hồ đầu vào cho tất cả các thanh ghi.
Các tín hiệu đồng hồ này chỉ khả dụng nếu bất kỳ thanh ghi đầu vào, thanh ghi đường ống hoặc thanh ghi đầu ra nào được đặt thành Đồng hồ 0 or Đồng hồ 1 or Đồng hồ 2. |
| ena[2:0] | Đầu vào | 3 | Cao | Kích hoạt đồng hồ cho clk[2:0]. Các tín hiệu này đang hoạt động ở mức Cao.
• ena[0] dành cho Đồng hồ 0 • ena[1] dành cho Đồng hồ 1 • ena[2] dành cho Đồng hồ 2 |
| aclr[1:0] | Đầu vào | 2 | Thấp | Tín hiệu đầu vào rõ ràng không đồng bộ cho tất cả các thanh ghi. Những tín hiệu này đang hoạt động ở mức cao.
Sử dụng aclr[0] cho tất cả các thanh ghi đầu vào và sử dụng aclr[1] cho tất cả các thanh ghi đường ống và đầu ra. |
| tích lũy | Đầu vào | 1 | Thấp | Tín hiệu đầu vào để bật hoặc tắt tính năng tích lũy.
• Khẳng định tín hiệu này để cho phép phản hồi đầu ra của bộ cộng. • Hủy xác nhận tín hiệu này để vô hiệu hóa cơ chế phản hồi. Bạn có thể xác nhận hoặc hủy xác nhận tín hiệu này trong thời gian chạy. Có sẵn ở chế độ Tích lũy nhân. |
| xâu chuỗi[31:0] | Đầu ra | 32 | — | Kết nối các tín hiệu này với tín hiệu chainin của lõi IP DSP dấu phẩy động tiếp theo. |
| kết quả[31:0] | Đầu ra | 32 | — | Bus dữ liệu đầu ra từ lõi IP. |
Lịch sử sửa đổi tài liệu
Những thay đổi đối với Hướng dẫn sử dụng IP Intel FPGA IP dấu phẩy động Intel Cyclone 10 GX
| Ngày | Phiên bản | Thay đổi |
| Tháng 2017 năm XNUMX | 2017.11.06 | Phiên bản phát hành đầu tiên. |
Tập đoàn Intel. Đã đăng ký Bản quyền. Intel, logo Intel và các nhãn hiệu khác của Intel là các nhãn hiệu của Intel Corporation hoặc các công ty con của Intel. Intel đảm bảo hiệu suất của FPGA và các sản phẩm bán dẫn của mình theo các thông số kỹ thuật hiện tại phù hợp với bảo hành tiêu chuẩn của Intel, nhưng có quyền thực hiện các thay đổi đối với bất kỳ sản phẩm và dịch vụ nào vào bất kỳ lúc nào mà không cần thông báo. Intel không chịu trách nhiệm hoặc nghĩa vụ pháp lý phát sinh từ việc áp dụng hoặc sử dụng bất kỳ thông tin, sản phẩm hoặc dịch vụ nào được mô tả ở đây trừ khi được Intel đồng ý rõ ràng bằng văn bản. Khách hàng của Intel nên lấy phiên bản mới nhất của thông số kỹ thuật của thiết bị trước khi dựa vào bất kỳ thông tin nào được công bố và trước khi đặt hàng sản phẩm hoặc dịch vụ. * Các tên và thương hiệu khác có thể được coi là tài sản của người khác.
Tài liệu / Tài nguyên
 |
intel Cyclone 10 IP FPGA DSP dấu phẩy động gốc [tập tin pdf] Hướng dẫn sử dụng Cyclone 10 IP FPGA DSP dấu phẩy động gốc, 10 IP FPGA DSP dấu phẩy động gốc, IP FPGA DSP dấu phẩy động gốc, IP FPGA DSP dấu phẩy động, IP FPGA DSP, IP FPGA |
