intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP User Guide
Parameterisearjen fan de Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
Selektearje ferskate parameters om in IP-kearn te meitsjen geskikt foar jo ûntwerp.
- Meitsje yn Intel® Quartus® Prime Pro Edition in nij projekt dat rjochte is op in Intel Cyclone® 10 GX-apparaat.
- Klikje yn IP-katalogus op Bibleteek ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
De Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP parameter bewurker iepenet. - Fier yn it dialoochfinster Nije IP-fariaasje in entiteitsnamme yn en klikje OK.
- Selektearje ûnder Parameters de DSP-sjabloan en de View jo wolle foar jo IP-kearn
- Yn it DSP-blok View, wikselje de klok of reset fan elk jildich register.
- Foar Multiply Add of Vector Mode 1, klikje op de Chain In multiplexer yn 'e GUI om ynfier te selektearjen fan chainin haven of Axe haven.
- Klikje op it Adder-symboal yn 'e GUI om tafoeging of subtraksje te selektearjen.
- Klikje op de Chain Out multiplexer yn 'e GUI om de chainout-poarte yn te skeakeljen.
- Klik op Generearje HDL.
- Klik Finish.
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Parameters
tabel 1. Parameters
| Parameter | Wearde | Standert Wearde | Beskriuwing |
| DSP sjabloan | Fermannichfâldigje Add
Fermannichfâldigje tafoegje Fermannichfâldigje Vektormodus ophopje 1 Vektormodus 2 |
Fermannichfâldigje | Selektearje de winske operasjonele modus foar it DSP-blok.
De selektearre operaasje wurdt wjerspegele yn de DSP blok View. |
| View | Register Aktivearret Registraasje wiskje | Registrearje ynskeakelje | Opsjes om klokskema te selektearjen of skema werom te setten foar registers view. De selektearre operaasje wurdt wjerspegele yn de DSP blok View. |
| fierder… | |||
| Parameter | Wearde | Standert Wearde | Beskriuwing |
| Selektearje Registrearje ynskeakelje foar DSP blok View te sjen registers clocking skema. Jo kinne feroarje de klokken foar elk fan de registers yn dizze view.
Selektearje Registrearje Clears foar DSP blok View te sjen registers reset skema. Oandwaan Brûk Single Clear om it skema foar reset fan registers te feroarjen. |
|||
| Brûk Single Clear | Oan of út | Út | Skeakelje dizze parameter as jo wolle dat in inkele reset alle registers yn it DSP-blok weromsette. Skeakelje dizze parameter út om ferskate reset-poarten te brûken om de registers werom te setten.
Skeakelje foar dúdlik 0 op útfier register; útsette foar dúdlik 1 op útfier register. 0 dúdlik foar ynfierregisters brûkt aclr[0] sinjaal. 1 dúdlik foar gebrûk fan útfier- en pipelineregisters aclr[1] sinjaal. Alle ynfier registers brûke aclr [0] reset sinjaal. Alle útfier- en pipelineregisters brûke aclr[1] resetsignal. |
| DSP View Blok. | |||
| Ketting yn multiplekser (14) | Ynskeakelje útskeakelje | Utskeakelje | Klikje op de multiplexer om chainin yn te skeakeljen
haven. |
| Ketting út multiplekser (12) | Útskeakelje ynskeakelje | Utskeakelje | Klikje op de multiplexer om chainout yn te skeakeljen
haven. |
| Adder (13) | +
– |
+ | Klik op de Adder symboal om tafoeging of subtraksje modus te selektearjen. |
| Registrearje Klok
• ax_clock (2) • ay_clock (3) • az_clock (4) • mult_pipeline_klok k(5) • ax_chainin_pl_klok k (7) • adder_input_clock (9) • adder_input_2_clo ck (10) • output_clock (11) • accumulate_clock (1) • accum_pipeline_klok (6) • accum_adder_clock k (8) |
Gjin Klok 0
Klok 1 Klok 2 |
Klok 0 | Om elk register te omgean, skeakelje de registerklok nei Gjin.
Skeakelje de registerklok nei: • Klok 0 om clk[0]-sinjaal te brûken as de klokboarne • Klok 1 om clk[1]-sinjaal te brûken as de klokboarne • Klok 2 om clk[2]-sinjaal te brûken as de klokboarne Jo kinne dizze ynstellings allinich wizigje as jo selektearje Registrearje ynskeakelje in View parameter. |
figuer 1. DSP Block View
tabel 2. DSP Templates
| DSP Templates | Beskriuwing |
| Fermannichfâldigje | Fiert ienige presyzje fermannichfâldigje operaasje en past de folgjende fergeliking:
• Ut = Ay * Az |
| Add | Fiert ienige presyzje optellen of subtraksje operaasje en tapasse de folgjende fergelikingen:.
• Out = Ay + Axe • Out = Ay - Axe |
| Fermannichfâldigje Add | Dizze modus fiert inkele presyzje fermannichfâldigje, folge troch optellen of subtraksje operaasjes en tapast de folgjende fergelikingen.
• Out = (Ay * Az) - chainin • Out = (Ay * Az) + chainin • Out = (Ay * Az) - Axe • Out = (Ay * Az) + Axe |
| Fermannichfâldigje Accumulearje | Fiert driuwende-punt-fermannichfâldigje folge troch driuwende-punt-tafoeging of subtraksje mei it foarige fermannichfâldigje-resultaat en tapast de folgjende fergelikingen:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) as accumulearje sinjaal wurdt dreaun heech. • Out (t) = [Ay (t) * Az (t)] + Out (t-1) doe't accumulate haven wurdt dreaun heech. • Out (t) = Ay (t) * Az (t) doe't accumulate haven wurdt dreaun leech. |
| Vektormodus 1 | Fiert driuwende-punt-fermannichfâldigje folge troch driuwende-punt-tafoeging of subtraksje mei de kettingynfier fan it foarige fariabele DSP-blok en tapast de folgjende fergelikingen:. |
| fierder… | |
| DSP Templates | Beskriuwing |
| • Out = (Ay * Az) - chainin
• Out = (Ay * Az) + chainin • Out = (Ay * Az), chainout = Axe |
|
| Vektormodus 2 | Fiert floating-point fermannichfâldigjen dêr't de IP kearn feeds it fermannichfâldigjen resultaat is direkt nei chainout. De IP-kearn foeget dan de kettingynput ta of subtrahearret fan it foarige fariabele DSP-blok fan ynfier Ax as it útfierresultaat.
Dizze modus jildt de folgjende fergelikingen: • Out = Axe - chainin , chainout = Ay * Az • Out = Axe + chainin , chainout = Ay * Az • Out = Axe, chainout = Ay * Az |
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-sinjalen
Ofbylding 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-sinjalen
De figuer toant de ynfier- en útfiersinjalen fan 'e IP-kearn.
Tabel 3. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-ynfiersinjalen
| Sinjaal Namme | Type | Breedte | Standert | Beskriuwing |
| byl[31:0] | Ynfier | 32 | Leech | Input gegevens bus nei de multiplier. Beskikber yn:
• Add modus • Multiply-taheakje modus sûnder chainin en chainout funksje • Vector Mode 1 • Vector Mode 2 |
| jo [31:0] | Ynfier | 32 | Leech | Input gegevens bus nei de multiplier.
Beskikber yn alle driuwende-punt operasjonele modi. |
| az[31:0] | Ynfier | 32 | Leech | Input gegevens bus nei de multiplier. Beskikber yn:
• Fermannichfâldigje • Fermannichfâldigje Add • Fermannichfâldigje Accumulearje • Vector Mode 1 • Vector Mode 2 |
| ketting[31:0] | Ynfier | 32 | Leech | Ferbine dizze sinjalen mei de chainout-sinjalen fan 'e foargeande driuwende DSP IP-kearn. |
| klk[2:0] | Ynfier | 3 | Leech | Input klok sinjalen foar alle registers.
Dizze kloksinjalen binne allinich beskikber as ien fan 'e ynfierregisters, pipelineregisters of útfierregister is ynsteld op Klok 0 or Klok 1 or Klok 2. |
| ena[2:0] | Ynfier | 3 | Heech | Klok ynskeakelje foar clk[2:0]. Dizze sinjalen binne aktyf-High.
• ena[0] is foar Klok 0 • ena[1] is foar Klok 1 • ena[2] is foar Klok 2 |
| aclr[1:0] | Ynfier | 2 | Leech | Asynchronous dúdlike ynfier sinjalen foar alle registers. Dizze sinjalen binne aktyf-heech.
Gebrûk aclr[0] foar alle ynfier registers en gebrûk aclr[1] foar alle pipeline- en útfierregisters. |
| accumulearje | Ynfier | 1 | Leech | Ynfiersinjaal om de accumulatorfunksje yn te skeakeljen of út te skeakeljen.
• Assert dit sinjaal te skeakeljen feedback de adder syn útfier. • De-assert dit sinjaal te skeakeljen de feedback meganisme. Jo kinne dit sinjaal befêstigje of ûntsiferje tidens runtime. Beskikber yn Multiply Accumulate modus. |
| chainout [31:0] | Utfier | 32 | — | Ferbine dizze sinjalen mei de kettingsinjalen fan 'e folgjende driuwende DSP IP-kearn. |
| resultaat[31:0] | Utfier | 32 | — | Utfier data bus út IP kearn. |
Document Revision Skiednis
Feroarings oan 'e Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Brûkersgids
| Datum | Ferzje | Feroarings |
| novimber 2017 | 2017.11.06 | Inisjele release. |
Intel Corporation. Alle rjochten foarbehâlden. Intel, it Intel-logo en oare Intel-merken binne hannelsmerken fan Intel Corporation of har dochterûndernimmingen. Intel garandearret prestaasjes fan har FPGA- en semiconductor-produkten oan hjoeddeistige spesifikaasjes yn oerienstimming mei Intel's standert garânsje, mar behâldt it rjocht foar om op elk momint feroarings te meitsjen oan produkten en tsjinsten sûnder notice. Intel nimt gjin ferantwurdlikens of oanspraaklikens oan dy't fuortkomme út 'e applikaasje of gebrûk fan ynformaasje, produkt of tsjinst beskreaun hjiryn, útsein as útdruklik skriftlik ôfpraat troch Intel. Intel-klanten wurde advisearre om de lêste ferzje fan apparaatspesifikaasjes te krijen foardat se fertrouwe op alle publisearre ynformaasje en foardat se oarders pleatse foar produkten of tsjinsten. * Oare nammen en merken kinne wurde opeaske as eigendom fan oaren.
Dokuminten / Resources
 |
intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdf] Brûkersgids Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
