intel Cyclone 10 Native FloatingPoint DSP FPGA IP
„Intel® Cyclone® 10 GX Native“ slankiojo taško DSP „Intel®“ FPGA IP vartotojo vadovas
„Intel® Cyclone® 10 GX Native slankiojo taško DSP Intel® FPGA IP parametrų nustatymas
Pasirinkite skirtingus parametrus, kad sukurtumėte savo dizainui tinkamą IP branduolį.
- „Intel® Quartus® Prime Pro Edition“ sukurkite naują projektą, skirtą „Intel Cyclone® 10 GX“ įrenginiui.
- IP kataloge spustelėkite Biblioteka ➤ DSP ➤ Primityvioji DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Atsidaro „Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP“ parametrų rengyklė. - Dialogo lange Naujas IP variantas įveskite objekto pavadinimą ir spustelėkite Gerai.
- Dalyje Parametrai pasirinkite DSP šabloną ir View norite savo IP branduoliui
- DSP bloke View, perjunkite kiekvieno galiojančio registro laikrodį arba nustatykite iš naujo.
- Jei naudojate 1 padauginimo arba vektorinio režimo režimą, spustelėkite „Chain In multiplekserį“ GUI, kad pasirinktumėte įvestį iš „chainin“ arba „Ax“ prievado.
- Spustelėkite Sumtuvo simbolį GUI, kad pasirinktumėte sudėjimą arba atimtį.
- Spustelėkite „Chain Out“ multiplekserį GUI, kad įjungtumėte grandinės išjungimo prievadą.
- Spustelėkite Generuoti HDL.
- Spustelėkite Baigti.
Intel Cyclone 10 GX Native slankiojo taško DSP Intel FPGA IP parametrai
1 lentelė. Parametrai
| Parametras | Vertė | Numatytoji reikšmė | Aprašymas |
| DSP šablonas | Padauginti Pridėti
Padauginti Pridėti Padauginti Kaupti vektorinį režimą 1 2 vektorinis režimas |
Padauginti | Pasirinkite norimą DSP bloko veikimo režimą.
Pasirinkta operacija atsispindi DSP blokas View. |
| View | Registracija Įjungia registro išvalymą | Registracija Įjungia | Galimybės pasirinkti laikrodžio schemą arba iš naujo nustatyti registrų schemą view. Pasirinkta operacija atsispindi DSP blokas View. |
| tęsėsi… | |||
| Parametras | Vertė | Numatytoji reikšmė | Aprašymas |
| Pasirinkite Registracija Įjungia už DSP blokas View rodyti registrų laikrodžio schemą. Čia galite pakeisti kiekvieno registro laikrodžius view.
Pasirinkite Registras išvalomas už DSP blokas View rodyti registrų atstatymo schemą. Įjungti Naudokite Single Clear pakeisti registrų atstatymo schemą. |
|||
| Naudokite Single Clear | Įjungta arba išjungta | Išjungta | Įjunkite šį parametrą, jei norite iš naujo nustatyti visus DSP bloko registrus. Išjunkite šį parametrą, jei norite naudoti skirtingus atkūrimo prievadus registrams iš naujo nustatyti.
Įjungti, kad išvesties registre būtų aiškus 0; išjungti, kad išvesties registre būtų aiškus 1. 0 įvesties registrams naudoja aclr[0] signalas. 1 išvesties ir konvejerinių registrų naudojimui aclr[1] signalas. Visuose įvesties registruose naudojamas aclr[0] atstatymo signalas. Visuose išvesties ir vamzdynų registruose naudojamas aclr[1] atstatymo signalas. |
| DSP View Blokuoti. | |||
| Grandininis multiplekseris (14) | Įjungti išjungti | Išjungti | Spustelėkite multiplekserį, kad įjungtumėte grandinę
uostas. |
| Grandininio išėjimo multiplekseris (12) | Išjungti įjungti | Išjungti | Spustelėkite multiplekserį, kad įjungtumėte grandinę
uostas. |
| Sudėtojas (13) | +
– |
+ | Spustelėkite ant Sudėtojas simbolį, kad pasirinktumėte sudėjimo arba atimties režimą. |
| Registruotis Laikrodis
• kirvio_laikrodis (2) • ay_clock (3) • az_clock (4) • multi_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clo ck (10) • išvesties_laikrodis (11) • kaupti_laikrodį (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8) |
Nėra Laikrodis 0
Laikrodis 1 Laikrodis 2 |
Laikrodis 0 | Norėdami apeiti bet kurį registrą, perjunkite registro laikrodį į Nėra.
Perjungti registro laikrodį į: • Laikrodis 0 naudoti clk[0] signalą kaip laikrodžio šaltinį • Laikrodis 1 naudoti clk[1] signalą kaip laikrodžio šaltinį • Laikrodis 2 naudoti clk[2] signalą kaip laikrodžio šaltinį Šiuos nustatymus galite pakeisti tik pasirinkę Registracija Įjungia in View parametras. |
1 pav. DSP blokas View
2 lentelė. DSP šablonai
| DSP šablonai | Aprašymas |
| Padauginti | Atlieka vieną tikslaus daugybos operaciją ir taiko šią lygtį:
• Out = Ay * Az |
| Pridėti | Atlieka vieną tikslią sudėjimo arba atimties operaciją ir taiko šias lygtis:.
• Out = Ay + Ax • Out = Ay – Ax |
| Padauginti Pridėti | Šis režimas atlieka vieną tikslią daugybą, po to sudėjimo arba atimties operacijas ir taiko šias lygtis.
• Out = (Ay * Az) – grandininė • Out = (Ay * Az) + grandinės įjungimas • Out = (Ay * Az) – Ax • Out = (Ay * Az) + Ax |
| Padauginti Kaupti | Atlieka slankiojo kablelio daugybą, po kurios pridedamas arba atimamas slankusis kablelis su ankstesniu daugybos rezultatu ir taiko šias lygtis:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1), kai kaupiasi signalas pakeliamas aukštai. • Out(t) = [Ay(t) * Az(t)] + Out (t-1), kai kaupiamasis prievadas yra per didelis. • Out(t) = Ay(t) * Az(t), kai kaupimo prievadas yra žemas. |
| 1 vektorinis režimas | Atlieka slankiojo kablelio daugybą, po kurios pridedamas arba atimamas slankusis kablelis, naudojant grandininę įvestį iš ankstesnio kintamojo DSP bloko ir taiko šias lygtis:. |
| tęsėsi… | |
| DSP šablonai | Aprašymas |
| • Out = (Ay * Az) – grandininė
• Out = (Ay * Az) + grandinės įjungimas • Out = (Ay * Az) , grandininis išjungimas = Ax |
|
| 2 vektorinis režimas | Atlieka slankiojo kablelio daugybą, kai IP branduolys tiekia daugybos rezultatą tiesiai į grandinę. Tada IP šerdis prideda arba atima grandinės įvestį iš ankstesnio kintamojo DSP bloko iš įvesties Ax kaip išvesties rezultatą.
Šis režimas taiko šias lygtis: • Out = Ax – grandininis , grandininis išėjimas = Ay * Az • Out = Ax + grandininis , grandininis išėjimas = Ay * Az • Out = Ax , grandininis = Ay * Az |
Intel Cyclone 10 GX Native slankiojo taško DSP Intel FPGA IP signalai
2 pav. Intel Cyclone 10 GX vietinis slankiojo taško DSP Intel FPGA IP signalai
Paveiksle pavaizduoti IP šerdies įvesties ir išvesties signalai.
3 lentelė. Intel Cyclone 10 GX vietinis slankiojo taško DSP Intel FPGA IP įvesties signalai
| Signalo pavadinimas | Tipas | Plotis | Numatytoji | Aprašymas |
| kirvis[31:0] | Įvestis | 32 | Žemas | Įveskite duomenų magistralę į daugiklį. Galima įsigyti:
• Pridėti režimą • Daugybinio pridėjimo režimas be grandinės sujungimo ir išjungimo funkcijos • 1 vektorinis režimas • 2 vektorinis režimas |
| taip[31:0] | Įvestis | 32 | Žemas | Įveskite duomenų magistralę į daugiklį.
Galimas visais slankiojo kablelio veikimo režimais. |
| az[31:0] | Įvestis | 32 | Žemas | Įveskite duomenų magistralę į daugiklį. Galima įsigyti:
• Padauginti • Padauginti pridėti • Dauginti kaupti • 1 vektorinis režimas • 2 vektorinis režimas |
| grandininis[31:0] | Įvestis | 32 | Žemas | Prijunkite šiuos signalus prie grandinės išjungimo signalų iš ankstesnio slankiojo kablelio DSP IP šerdies. |
| clk[2:0] | Įvestis | 3 | Žemas | Įvesti laikrodžio signalai visiems registrams.
Šie laikrodžio signalai pasiekiami tik tuo atveju, jei kuris nors iš įvesties registrų, vamzdynų registrų arba išvesties registrų nustatytas į Laikrodis0 or Laikrodis1 or Laikrodis2. |
| ena[2:0] | Įvestis | 3 | Aukštas | Laikrodžio įjungimas, skirtas clk[2:0]. Šie signalai yra aktyvūs – aukštas.
• ena[0] skirta Laikrodis0 • ena[1] skirta Laikrodis1 • ena[2] skirta Laikrodis2 |
| aclr[1:0] | Įvestis | 2 | Žemas | Asinchroniniai aiškūs įvesties signalai visiems registrams. Šie signalai yra aktyvūs-aukšti.
Naudokite aclr[0] visiems įvesties registrams ir naudojimui aclr[1] visiems dujotiekio ir išvesties registrams. |
| kaupti | Įvestis | 1 | Žemas | Įvesties signalas, skirtas įjungti arba išjungti akumuliatoriaus funkciją.
• Įjunkite šį signalą, kad įjungtumėte sumatoriaus išvestį. • Panaikinkite šio signalo patvirtinimą, kad išjungtumėte grįžtamojo ryšio mechanizmą. Galite patvirtinti arba panaikinti šį signalą vykdymo metu. Galimas dauginimo kaupimo režimu. |
| grandinės išjungimas[31:0] | Išvestis | 32 | — | Prijunkite šiuos signalus prie kito slankiojo kablelio DSP IP šerdies grandininių signalų. |
| rezultatas[31:0] | Išvestis | 32 | — | Išvesties duomenų magistralė iš IP branduolio. |
Dokumento taisymo istorija
„Intel Cyclone 10 GX Native“ slankiojo taško DSP „Intel FPGA IP“ vartotojo vadovo pakeitimai
| Data | Versija | Pakeitimai |
| 2017 m. lapkritis | 2017.11.06 | Pradinis išleidimas. |
Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas. *Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.
Dokumentai / Ištekliai
 |
intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdfVartotojo vadovas Cyclone 10 Native slankiojo taško DSP FPGA IP, 10 vietinio slankiojo taško DSP FPGA IP, vietinio slankiojo taško DSP FPGA IP, slankiojo taško DSP FPGA IP, DSP FPGA IP, FPGA IP |
