intel Cyclone 10 Native FloatingPoint DSP FPGA IP Օգտագործողի ուղեցույց

Բովանդակություն թաքցնել

1 intel Cyclone 10 Native FloatingPoint DSP FPGA IP

2 Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP օգտագործողի ուղեցույց

2.1 Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP-ի պարամետրավորում

2.2 Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP ազդանշաններ

3 Փաստաթղթերի վերանայման պատմություն

4 Փաստաթղթեր / ռեսուրսներ

4.1 Հղումներ

5 Առնչվող գրառումներ

intel Cyclone 10 Native FloatingPoint DSP FPGA IP

Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP օգտագործողի ուղեցույց

Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP-ի պարամետրավորում

Ընտրեք տարբեր պարամետրեր՝ ձեր դիզայնին համապատասխան IP միջուկ ստեղծելու համար:

Intel® Quartus® Prime Pro Edition-ում ստեղծեք նոր նախագիծ, որն ուղղված է Intel Cyclone® 10 GX սարքին:
IP կատալոգում սեղմեք Գրադարան ➤ DSP ➤ Պրիմիտիվ DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP:
Բացվում է Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP պարամետրի խմբագրիչը:

Նոր IP տարբերակի երկխոսության վանդակում մուտքագրեք Entity Name և սեղմեք OK:
Պարամետրերի տակ ընտրեք DSP ձևանմուշը և View ցանկանում եք ձեր IP միջուկի համար

DSP բլոկում View, փոխեք ժամացույցը կամ վերակայեք յուրաքանչյուր վավեր ռեգիստրի:
Multiply Add or Vector Mode 1-ի համար սեղմեք Chain In multiplexer-ը GUI-ում՝ շղթայական պորտից կամ Ax պորտից մուտքագրում ընտրելու համար:

Սեղմեք «Adder» նշանը GUI-ում՝ գումարում կամ հանում ընտրելու համար:
Սեղմեք Chain Out մուլտիպլեքսերի վրա GUI-ում, որպեսզի միացնեք chainout port-ը:

Սեղմեք Ստեղծել HDL:
Սեղմեք Ավարտել:

Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP պարամետրեր
Աղյուսակ 1. Պարամետրեր

Պարամետր	Արժեք	Կանխադրված արժեք	Նկարագրություն
DSP ձևանմուշ	Բազմապատկել Ավելացնել Բազմապատկել Ավելացնել Բազմապատկել կուտակել վեկտորի ռեժիմ 1 Վեկտորային ռեժիմ 2	Բազմապատկել	Ընտրեք ցանկալի գործառնական ռեժիմը DSP բլոկի համար: Ընտրված գործողությունը արտացոլված է DSP բլոկ View.
View	Գրանցումը միացնում է գրանցման մաքրումը	Գրանցվել Միացնում է	Ժամացույցի սխեման ընտրելու կամ ռեգիստրների համար վերակայման սխեման ընտրելու տարբերակներ view. Ընտրված գործողությունը արտացոլված է DSP բլոկ View.
*շարունակել…*

Պարամետր	Արժեք	Կանխադրված արժեք	Նկարագրություն
			Ընտրել Գրանցվել Միացնում է համար DSP բլոկ View ռեգիստրների ժամացույցի սխեման ցուցադրելու համար: Դուք կարող եք փոխել ժամացույցները յուրաքանչյուր գրանցամատյանի համար view. Ընտրել Գրանցվել Մաքրում է համար DSP բլոկ View գրանցամատյանների վերակայման սխեման ցուցադրելու համար: Միացնել Օգտագործեք Single Clear ռեգիստրների վերակայման սխեման փոխելու համար:
Օգտագործեք Single Clear	Միացված կամ անջատված	Անջատված	Միացրեք այս պարամետրը, եթե ցանկանում եք մեկ վերականգնում DSP բլոկի բոլոր ռեգիստրները վերականգնելու համար: Անջատեք այս պարամետրը՝ ռեգիստրները զրոյացնելու համար տարբեր վերակայման պորտեր օգտագործելու համար: Միացրեք ելքային ռեգիստրում մաքուր 0-ի համար; անջատել 1-ի ելքային ռեգիստրի մաքրման համար: Մաքրել 0 մուտքային ռեգիստրների համար օգտագործում է aclr[0] ազդանշան. Մաքրել 1 ելքային և խողովակաշարային ռեգիստրների օգտագործման համար aclr[1] ազդանշան. Բոլոր մուտքային ռեգիստրներն օգտագործում են aclr[0] վերակայման ազդանշան: Բոլոր ելքային և խողովակաշարային ռեգիստրներն օգտագործում են aclr[1] վերակայման ազդանշան:
DSP View Արգելափակել.
Chain in Multiplexer (14)	Միացնել անջատել	Անջատել	Սեղմեք մուլտիպլեքսորի վրա՝ շղթայական կապը միացնելու համար նավահանգիստ.
Chain Out Multiplexer (12)	Անջատել Միացնել	Անջատել	Սեղմեք մուլտիպլեքսորի վրա՝ շղթայական կապը միացնելու համար նավահանգիստ.
Ավելացնող (13)	+ –	+	Սեղմեք վրա Ավելացնող խորհրդանիշ՝ գումարման կամ հանման ռեժիմն ընտրելու համար:
Գրանցվել Ժամացույց • ax_clock (2) • ay_clock (3) • az_clock (4) • multi_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clock ck (10) • ելքային_ժամացույց (11) • կուտակել_ժամացույց (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8)	Ոչ մեկը Ժամացույց 0 Ժամացույց 1 Ժամացույց 2	Ժամացույց 0	Ցանկացած ռեգիստր շրջանցելու համար միացրեք գրանցման ժամացույցը Ոչ մեկը. Միացնել գրանցման ժամացույցը՝ • Ժամացույց 0 օգտագործել clk[0] ազդանշանը որպես ժամացույցի աղբյուր • Ժամացույց 1 օգտագործել clk[1] ազդանշանը որպես ժամացույցի աղբյուր • Ժամացույց 2 օգտագործել clk[2] ազդանշանը որպես ժամացույցի աղբյուր Դուք կարող եք փոխել այս կարգավորումները միայն ընտրելու դեպքում Գրանցվել Միացնում է in View պարամետր.

Նկար 1. DSP բլոկ View

Աղյուսակ 2. DSP կաղապարներ

DSP կաղապարներ	Նկարագրություն
Բազմապատկել	Կատարում է մեկ ճշգրիտ բազմապատկման գործողություն և կիրառում հետևյալ հավասարումը. • Դուրս = Այ * Ազ
Ավելացնել	Կատարում է մեկ ճշգրիտ գումարման կամ հանման գործողություն և կիրառում է հետևյալ հավասարումները. • Դուրս = Այ + Կացին • Դուրս = Այ – Կացին
Բազմապատկել Ավելացնել	Այս ռեժիմը կատարում է մեկ ճշգրիտ բազմապատկում, որին հաջորդում են գումարման կամ հանման գործողությունները և կիրառում է հետևյալ հավասարումները. • Դուրս = (Այ * Ազ) – շղթայական • Դուրս = (Այ * Ազ) + շղթայական • Դուրս = (Այ * Ազ) – Կացին • Դուրս = (Այ * Ազ) + Կացին
Բազմապատկել Կուտակել	Կատարում է լողացող կետով բազմապատկում, որին հաջորդում է լողացող կետով գումարում կամ հանում նախորդ բազմապատկման արդյունքի հետ և կիրառում հետևյալ հավասարումները. • Out(t) = [Ay(t) * Az(t)] – Դուրս է (t-1) երբ կուտակվում է ազդանշանը բարձր է: • Out(t) = [Ay(t) * Az(t)] + Out (t-1) երբ կուտակային նավահանգիստը բարձր է: • Out(t) = Ay(t) * Az(t), երբ կուտակային նավահանգիստը ցածր է:
Վեկտորային ռեժիմ 1	Կատարում է լողացող կետի բազմապատկում, որին հաջորդում է լողացող կետի գումարումը կամ հանումը նախորդ փոփոխական DSP բլոկի շղթայի մուտքագրմամբ և կիրառում է հետևյալ հավասարումները.
*շարունակել…*

DSP կաղապարներ

Նկարագրություն

• Դուրս = (Այ * Ազ) – շղթայական

• Դուրս = (Այ * Ազ) + շղթայական

• Դուրս = (Այ * Ազ) , շղթա = Կացին

Վեկտորային ռեժիմ 2

Կատարում է լողացող կետով բազմապատկում, որտեղ IP միջուկը սնուցում է բազմապատկման արդյունքը ուղղակիորեն դեպի շղթա: IP միջուկն այնուհետև ավելացնում կամ հանում է շղթայի մուտքագրումը նախորդ փոփոխական DSP բլոկից մուտքային Ax-ից որպես ելքային արդյունք:

Այս ռեժիմը կիրառում է հետևյալ հավասարումները.

• Out = Axe – chainin , chainout = Ay * Az

• Out = Axe + chainin , chainout = Ay * Az

• Դուրս = Կացին , շղթայակապ = Այ * Ազ

Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP ազդանշաններ

Նկար 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP ազդանշաններ
Նկարը ցույց է տալիս IP միջուկի մուտքային և ելքային ազդանշանները:

Աղյուսակ 3. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP մուտքային ազդանշաններ

Ազդանշանի անվանումը	Տեսակ	Լայնություն	Կանխադրված	Նկարագրություն
կացին [31:0]	Մուտքագրում	32	Ցածր	Մուտքագրեք տվյալների ավտոբուսը բազմապատկիչին: Հասանելի է. • Ավելացնել ռեժիմ • Multiply-Add ռեժիմ՝ առանց շղթայական կապի և շղթայազերծման ֆունկցիայի • Վեկտորային ռեժիմ 1 • Վեկտորային ռեժիմ 2
այ [31:0]	Մուտքագրում	32	Ցածր	Մուտքագրեք տվյալների ավտոբուսը բազմապատկիչին: Հասանելի է բոլոր լողացող կետով գործառնական ռեժիմներում:
ազ [31:0]	Մուտքագրում	32	Ցածր	Մուտքագրեք տվյալների ավտոբուսը բազմապատկիչին: Հասանելի է. • Բազմապատկել • Բազմապատկել Ավելացնել • Բազմապատկել կուտակել • Վեկտորային ռեժիմ 1 • Վեկտորային ռեժիմ 2
շղթայական [31:0]	Մուտքագրում	32	Ցածր	Միացրեք այս ազդանշանները շղթայական ազդանշաններին նախորդ լողացող կետով DSP IP միջուկից:
clk [2:0]	Մուտքագրում	3	Ցածր	Մուտքագրեք ժամացույցի ազդանշաններ բոլոր ռեգիստրների համար: Այս ժամացույցի ազդանշանները հասանելի են միայն այն դեպքում, եթե մուտքային ռեգիստրներից, խողովակաշարային ռեգիստրներից կամ ելքային ռեգիստրներից որևէ մեկը սահմանված է Ժամացույց 0 or Ժամացույց 1 or Ժամացույց 2.
ena [2:0]	Մուտքագրում	3	Բարձր	Ժամացույցի միացում clk[2:0]-ի համար: Այս ազդանշանները ակտիվ են-Բարձր: • ena[0] համար է Ժամացույց 0 • ena[1] համար է Ժամացույց 1 • ena[2] համար է Ժամացույց 2
aclr [1:0]	Մուտքագրում	2	Ցածր	Ասինխրոն հստակ մուտքային ազդանշաններ բոլոր ռեգիստրների համար: Այս ազդանշանները ակտիվ-բարձր են: Օգտագործեք aclr[0] բոլոր մուտքային ռեգիստրների և օգտագործման համար aclr[1] բոլոր խողովակաշարերի և ելքային ռեգիստրների համար:
կուտակել	Մուտքագրում	1	Ցածր	Մուտքային ազդանշան՝ կուտակիչի ֆունկցիան միացնելու կամ անջատելու համար: • Հաստատեք այս ազդանշանը՝ ավելացնողի ելքը հետադարձ կապը միացնելու համար: • Ապահաստատեք այս ազդանշանը՝ հետադարձ կապի մեխանիզմն անջատելու համար: Դուք կարող եք հաստատել կամ չհաստատել այս ազդանշանը գործարկման ժամանակ: Հասանելի է Multiply Acumulate ռեժիմում:
շղթա[31:0]	Արդյունք	32	—	Միացրեք այս ազդանշանները հաջորդ լողացող կետով DSP IP միջուկի շղթայական ազդանշաններին:
արդյունք[31:0]	Արդյունք	32	—	Արդյունք տվյալների ավտոբուս IP միջուկից:

Փաստաթղթերի վերանայման պատմություն

Փոփոխություններ Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP օգտագործողի ուղեցույցում

Ամսաթիվ	Տարբերակ	Փոփոխություններ
2017 թվականի նոյեմբեր	2017.11.06	Նախնական թողարկում.

Intel կորպորացիա. Բոլոր իրավունքները պաշտպանված են. Intel-ը, Intel-ի պատկերանշանը և Intel այլ նշանները Intel Corporation-ի կամ նրա դուստր ձեռնարկությունների ապրանքանիշերն են: Intel-ը երաշխավորում է իր FPGA-ի և կիսահաղորդչային արտադրանքների կատարումը ընթացիկ բնութագրերի համաձայն՝ համաձայն Intel-ի ստանդարտ երաշխիքի, սակայն իրեն իրավունք է վերապահում փոփոխություններ կատարել ցանկացած ապրանքի և ծառայությունների մեջ ցանկացած պահի առանց նախազգուշացման: Intel-ը չի ստանձնում ոչ մի պատասխանատվություն կամ պատասխանատվություն, որը բխում է սույն հոդվածում նկարագրված որևէ տեղեկատվության, արտադրանքի կամ ծառայության կիրառումից կամ օգտագործումից, բացառությամբ այն դեպքերի, որոնց մասին հստակ գրավոր համաձայնեցված է Intel-ի կողմից: Intel-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվության վրա հիմնվելը և ապրանքների կամ ծառայությունների պատվերներ կատարելը: *Այլ անուններ և ապրանքանիշեր կարող են պահանջվել որպես ուրիշների սեփականություն:

Փաստաթղթեր / ռեսուրսներ

intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdf] Օգտագործողի ուղեցույց
Ցիկլոն 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP

Հղումներ

Օգտագործողի ձեռնարկ