Intel Cyclone 10 Native FloatingPoint DSP FPGA-IP
Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP-Benutzerhandbuch
Parametrierung des Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
Wählen Sie verschiedene Parameter aus, um einen für Ihr Design geeigneten IP-Core zu erstellen.
- Erstellen Sie in Intel® Quartus® Prime Pro Edition ein neues Projekt, das auf ein Intel Cyclone® 10 GX-Gerät abzielt.
- Klicken Sie in IP Catalog auf Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Der Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP-Parametereditor wird geöffnet. - Geben Sie im Dialogfeld Neue IP-Variation einen Entitätsnamen ein und klicken Sie auf OK.
- Wählen Sie unter Parameters die DSP-Vorlage und die aus View Sie für Ihren IP-Core wollen
- Im DSP-Block View, die Uhr umschalten oder jedes gültige Register zurücksetzen.
- Klicken Sie für Multiply Add oder Vector Mode 1 auf den Multiplexer Chain In in der GUI, um den Eingang vom Chainin-Port oder Ax-Port auszuwählen.
- Klicken Sie auf das Addierer-Symbol in der GUI, um Addition oder Subtraktion auszuwählen.
- Klicken Sie auf den Chain-Out-Multiplexer in der GUI, um den Chainout-Port zu aktivieren.
- Klicken Sie auf HDL generieren.
- Klicken Sie auf „Fertig stellen“.
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-Parameter
Tabelle 1. Parameter
| Parameter | Wert | Standardwert | Beschreibung |
| DSP-Vorlage | Multiplizieren Hinzufügen
Multiplizieren Addieren Multiplizieren Akkumulieren Vektormodus 1 Vektormodus 2 |
Multiplizieren | Wählen Sie den gewünschten Betriebsmodus für den DSP-Block.
Die ausgewählte Operation wird in der angezeigt DSP-Block View. |
| View | Register aktiviert Register löscht | Freigaben registrieren | Optionen zur Auswahl des Taktungsschemas oder Reset-Schemas für Register view. Die ausgewählte Operation wird in der angezeigt DSP-Block View. |
| Fortsetzung… | |||
| Parameter | Wert | Standardwert | Beschreibung |
| Wählen Freigaben registrieren für DSP-Block View um das Taktungsschema der Register anzuzeigen. Hier können Sie die Uhren für jedes der Register ändern view.
Wählen Clearings registrieren für DSP-Block View Register-Reset-Schema anzuzeigen. Anschalten Verwenden Sie Single Clear um das Register-Reset-Schema zu ändern. |
|||
| Verwenden Sie Single Clear | An oder aus | Aus | Schalten Sie diesen Parameter ein, wenn Sie möchten, dass ein einzelner Reset alle Register im DSP-Block zurücksetzt. Deaktivieren Sie diesen Parameter, um verschiedene Reset-Ports zum Zurücksetzen der Register zu verwenden.
Einschalten zum Löschen von 0 im Ausgangsregister; Ausschalten für Clear 1 am Ausgangsregister. Löschen Sie 0 für Eingaberegister verwendet aclr[0] Signal. Löschen Sie 1 für Ausgangs- und Pipelineregister verwendet aclr[1]-Signal. Alle Eingangsregister verwenden das Reset-Signal aclr[0]. Alle Ausgangs- und Pipeline-Register verwenden das Rücksetzsignal aclr[1]. |
| DSP View Block. | |||
| Kette im Multiplexer (14) | Aktivieren deaktivieren | Deaktivieren | Klicken Sie auf den Multiplexer, um Chainin zu aktivieren
Hafen. |
| Multiplexer verketten (12) | Deaktivieren aktivieren | Deaktivieren | Klicken Sie auf den Multiplexer, um Chainout zu aktivieren
Hafen. |
| Addierer (13) | +
– |
+ | Klicken Sie auf das Addierer Symbol, um den Additions- oder Subtraktionsmodus auszuwählen. |
| Uhr registrieren
• ax_clock (2) • ay_clock (3) • az_clock (4) • multi_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clock (10) • Ausgabe_Uhr (11) • Accumulate_clock (1) • accum_pipeline_clock (6) • accum_adder_cloc k (8) |
Keiner Uhr 0
Uhr 1 Uhr 2 |
Uhr 0 | Um ein Register zu umgehen, schalten Sie die Registeruhr auf um Keiner.
Schalten Sie die Registrierungsuhr um auf: • Uhr 0 um das clk[0]-Signal als Taktquelle zu verwenden • Uhr 1 um das clk[1]-Signal als Taktquelle zu verwenden • Uhr 2 um das clk[2]-Signal als Taktquelle zu verwenden Sie können diese Einstellungen nur ändern, wenn Sie auswählen Freigaben registrieren in View Parameter. |
Abbildung 1. DSP-Block View
Tabelle 2. DSP-Vorlagen
| DSP-Vorlagen | Beschreibung |
| Multiplizieren | Führt eine Multiplikationsoperation mit einfacher Genauigkeit durch und wendet die folgende Gleichung an:
• Aus = Ay * Az |
| Hinzufügen | Führt eine Additions- oder Subtraktionsoperation mit einfacher Genauigkeit durch und wendet die folgenden Gleichungen an:.
• Aus = Ay + Ax • Aus = Ay – Ax |
| Multiplizieren Addieren | Dieser Modus führt eine Multiplikation mit einfacher Genauigkeit durch, gefolgt von Additions- oder Subtraktionsoperationen, und wendet die folgenden Gleichungen an.
• Aus = (Ay * Az) – Verkettung • Out = (Ay * Az) + Chainin • Aus = (Ay * Az) – Ax • Aus = (Ay * Az) + Ax |
| Multiplizieren Akkumulieren | Führt eine Gleitkommamultiplikation gefolgt von einer Gleitkommaaddition oder -subtraktion mit dem vorherigen Multiplikationsergebnis durch und wendet die folgenden Gleichungen an:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) bei Akkumulation Signal wird hoch getrieben. • Out(t) = [Ay(t) * Az(t)] + Out(t-1), wenn der Akkumulationsport hoch getrieben wird. • Out(t) = Ay(t) * Az(t), wenn der Akkumulationsport auf Low getrieben wird. |
| Vektormodus 1 | Führt eine Fließkomma-Multiplikation gefolgt von einer Fließkomma-Addition oder -Subtraktion mit dem verketteten Eingang aus dem vorherigen variablen DSP-Block durch und wendet die folgenden Gleichungen an:. |
| Fortsetzung… | |
| DSP-Vorlagen | Beschreibung |
| • Aus = (Ay * Az) – Verkettung
• Out = (Ay * Az) + Chainin • Out = (Ay * Az) , Verkettung = Ax |
|
| Vektormodus 2 | Führt eine Fließkommamultiplikation durch, bei der der IP-Kern das Multiplikationsergebnis direkt an Chainout weiterleitet. Der IP-Kern addiert oder subtrahiert dann die Chainin-Eingabe von dem vorherigen variablen DSP-Block von der Eingabe Ax als Ausgabeergebnis.
Dieser Modus wendet die folgenden Gleichungen an: • Out = Axe – Chainin , Chainout = Ay * Az • Out = Axe + chainin , chainout = Ay * Az • Out = Ax , Verkettung = Ay * Az |
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-Signale
Abbildung 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-Signale
Die Abbildung zeigt die Ein- und Ausgangssignale des IP-Cores.
Tabelle 3. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP-Eingangssignale
| Signalname | Typ | Breite | Standard | Beschreibung |
| axt[31:0] | Eingang | 32 | Niedrig | Eingangsdatenbus zum Multiplizierer. Verfügbar in:
• Modus hinzufügen • Multiply-Add-Modus ohne Chainin- und Chainout-Funktion • Vektormodus 1 • Vektormodus 2 |
| ja[31:0] | Eingang | 32 | Niedrig | Eingangsdatenbus zum Multiplizierer.
Verfügbar in allen Gleitkomma-Betriebsmodi. |
| az[31:0] | Eingang | 32 | Niedrig | Eingangsdatenbus zum Multiplizierer. Verfügbar in:
• Multiplizieren • Multiplizieren Addieren • Multiplizieren Akkumulieren • Vektormodus 1 • Vektormodus 2 |
| Kettein[31:0] | Eingang | 32 | Niedrig | Verbinden Sie diese Signale mit den Chainout-Signalen des vorangehenden Gleitkomma-DSP-IP-Kerns. |
| clk[2:0] | Eingang | 3 | Niedrig | Eingangstaktsignale für alle Register.
Diese Taktsignale sind nur verfügbar, wenn eines der Eingangsregister, Pipeline-Register oder Ausgangsregister auf gesetzt ist Uhr0 or Uhr1 or Uhr2. |
| na[2:0] | Eingang | 3 | Hoch | Taktfreigabe für clk[2:0]. Diese Signale sind aktiv-High.
• ena[0] ist für Uhr0 • ena[1] ist für Uhr1 • ena[2] ist für Uhr2 |
| aclr[1:0] | Eingang | 2 | Niedrig | Asynchrone Clear-Eingangssignale für alle Register. Diese Signale sind aktiv hoch.
Verwenden aclr[0] für alle Eingaberegister und Verwendung aclr[1] für alle Pipeline- und Ausgangsregister. |
| akkumulieren | Eingang | 1 | Niedrig | Eingangssignal zum Aktivieren oder Deaktivieren der Akkumulatorfunktion.
• Aktivieren Sie dieses Signal, um die Rückkopplung des Addiererausgangs zu aktivieren. • Deaktivieren Sie dieses Signal, um den Feedback-Mechanismus zu deaktivieren. Sie können dieses Signal während der Laufzeit aktivieren oder deaktivieren. Verfügbar im Multiply Accumulate-Modus. |
| Verkettung[31:0] | Ausgabe | 32 | — | Verbinden Sie diese Signale mit den verketteten Signalen des nächsten Fließkomma-DSP-IP-Kerns. |
| Ergebnis[31:0] | Ausgabe | 32 | — | Datenbus vom IP-Core ausgeben. |
Revisionsverlauf des Dokuments
Änderungen am Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP User Guide
| Datum | Version | Änderungen |
| November 2017 | 2017.11.06 | Erstveröffentlichung. |
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Dokumente / Ressourcen
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