FPGA IP
Design Example Guide d'utilisation
F-Tile 25G Ethernet Intel®
Aghjurnatu per Intel® Quartus®
Prime Design Suite: 22.3
Versione IP: 1.0.0

Guida Quick Start

U F-tile 25G Ethernet Intel FPGA IP per i dispositi Intel Agilex™ furnisce a capacità di generà design example per cunfigurazioni scelte.
Figura 1. Design Example Usage

Struttura di u repertoriu

Figura 2. 25G Ethernet Intel FPGA IP Design Example Structure Directory

• A simulazione files (testbench per a simulazione solu) sò situati inample_dir>/example_testbench.
• U disignu solu di compilazione example si trova inample_dir>/ compilation_test_design.
• A cunfigurazione hardware è a prova files (u disignu example in hardware) sò situati inample_dir>/hardware_test_design.

Table 1. Directory è File Descrizzioni

File Nomi	Descrizzione
eth_ex_25g.qpf	Prughjettu Intel Quartus® Prime file.
eth_ex_25g.qsf	Paràmetri di prughjettu Intel Quartus Prime file.
eth_ex_25g.sdc	Sinopsys Limitazioni di Design file. Pudete cupià è mudificà questu file per u vostru propiu cuncepimentu di core 25GbE Intel FPGA IP.
eth_ex_25g.v	Disegnu Verilog HDL di primu livellu example file. U disignu unicu canali usa Verilog file.
cumuni/	Disegnu di hardware exampu sustegnu files.
hwtest/main.tcl	Principale file per accede à System Console.

Generazione di u Design Example

Figura 4. Exampu Design Tab in u F-tile 25G Ethernet Intel FPGA IP Parameter Editor

Segui questi passi per generà u disignu hardware example è testbench:

1. In l'Intel Quartus Prime Pro Edition, cliccate File ➤ New Project Wizard per creà un novu prughjettu Quartus Prime, o File ➤ Open Project per apre un prughjettu Quartus Prime esistente. L'assistente vi invita à specificà un dispositivu.
2. In u Catalogu IP, localizza è selezziunate 25G Ethernet Intel FPGA IP per Agilex. A finestra New IP Variation appare.
3. Specificate un nome di primu livellu per a vostra variazione IP è cliccate OK. L'editore di paràmetri aghjunghjenu u .ip di primu livellu file à u prughjettu attuale automaticamente. Sè vo site dumandatu à aghjunghje manualmente u .ip file à u prugettu, cliccate Prughjettu ➤ Add / Remove Files in Project per aghjunghje u file.
4. In u software Intel Quartus Prime Pro Edition, deve selezziunate un dispositivu Intel Agilex specificu in u campu Dispositivu, o mantene u dispusitivu predeterminatu chì u software Intel Quartus Prime prupone.
   Nota: U disignu hardware example overwrites a selezzione cù u dispusitivu nantu à u bordu di destinazione. Specificate a tavola di destinazione da u menu di design example opzioni in l'Example tab Design.
5. Cliccate OK. L'editore di paràmetri appare.
6. In a tabulazione IP, specificate i paràmetri per a vostra variazione di core IP.
7. Nantu à l'Example Design tab, per Exampu Design Files, selezziunate l'opzione Simulazione per generà u testbench, è selezziunate l'opzione Sintesi per generà u disignu hardware ex.ample. Solu Verilog HDL files sò generati.
   Nota: Un core IP VHDL funzionale ùn hè micca dispunibule. Specificate Verilog HDL solu, per u vostru IP core design example.
8. Per Target Development Kit, selezziunate l'Agilex I-series Transceiver-SoC Dev Kit
9. Cliccate u Generate Exampu buttone Design. U Select ExampA finestra di u Design Directory appare.
10. Se vulete mudificà u disignu exampu percorsu di u cartulare o nome da i paràmetri predeterminati affissati (alt_e25_f_0_example_design), cercate à a nova strada è scrive u novu disignu exampnome di u cartulare di le (ample_dir>).
11. Cliccate OK.

1.2.1. Design Example Parametri
Tabella 2. Parametri in l'Exampu Design Tab

Parametru	Descrizzione
Exampu Design	Disponibile example designs per i paràmetri di i paràmetri IP. Solu un canale exampu disignu hè supportatu per questa IP.
Exampu Design Files	U files à generà per a differente fase di sviluppu. • Simulation-genera u necessariu files per simulà l'exampcuncepimentu. • Sintesi-genera a sintesi files. Aduprate questi files per cumpilà u disignu in u software Intel Quartus Prime Pro Edition per a prova di hardware è eseguisce analisi di timing statica.
Generate File Format	U furmatu di u RTL files per a simulazione-Verilog.
Selezziunà Board	Hardware supportatu per l'implementazione di u disignu. Quandu selezziunate una scheda di sviluppu Intel FPGA, utilizate u dispositivu AGIB027R31B1E2VRO cum'è Dispositivu di destinazione per u disignu ex.ampa generazione. Agilex I-series Transceiver-SoC Dev Kit: Questa opzione permette di pruvà u disignu example nantu à u kit di sviluppu IP Intel FPGA sceltu. Questa opzione selezziunate automaticamente u Dispositivu Target di AGIB027R31B1E2VRO. Se a vostra rivisione di bordu hà un altru gradu di u dispositivu, pudete cambià u dispusitivu di destinazione. Nimu: Questa opzione esclude l'aspetti hardware per u disignu example.

1.3. Generazione di Tile Files

U Support-Logic Generation hè un passu di pre-sintesi utilizatu per generà tile-related filehè necessariu per a simulazione è u disignu di hardware. A generazione di tile hè necessaria per tutti
Simulazioni di disignu basate in F-tile. Duvete compie stu passu prima di a simulazione.

1. À u prompt di cumanda, navigate à u cartulare compilation_test_design in u vostru exampu disignu: cd /compilation_test_design.
2. Eseguite u cumandimu seguente: quartus_tlg alt_eth_25g

1.4. Simulazione di u F-tile 25G Ethernet Intel FPGA IP Design 
Example Testbench
Pudete cumpilà è simule u disignu eseguendu un script di simulazione da u prompt di cumanda.

1. À u prompt di cumandamentu, cambia u testbench simulating work directory: cdample_dir>/ex_25g/sim.
2. Eseguite a simulazione di configurazione IP: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Table 3. Passi per Simulate u Testbench

Simulatore	Istruzzioni
VCS*	In a linea di cumanda, scrive sh run_vcs.sh
QuestaSim*	In a linea di cummanda, scrive vsim -do run_vsim.do -logfile vsim.log Se preferite simulà senza avè a GUI QuestaSim, scrivi vsim -c -do run_vsim.do -logfile vsim.log
Cadence -Xcelium*	In a linea di cummanda, scrive sh run_xcelium.sh

Una simulazione successu finisci cù u missaghju seguente:
Simulazione Passata. o Testbench cumpletu.
Dopu un successu cumpletu, pudete analizà i risultati.
1.5. Cumpilà è cunfigurà u Design Example in Hardware
L'editore di parametri core 25G Ethernet Intel FPGA IP permette di cumpilà è cunfigurà u disignu example nantu à un kit di sviluppu di destinazione.

Per cumpilà è cunfigurà un disignu exampu hardware, seguitate sti passi:

1. Lanciate u software Intel Quartus Prime Pro Edition è selezziunate Elaborazione ➤ Start Compilation per cumpilà u disignu.
2. Dopu avè generatu un oggettu SRAM file .sof, seguitate sti passi per programà u disignu hardware example nantu à u dispositivu Intel Agilex:
   a. In u menù Strumenti, cliccate Programmatore.
   b. In u Programmatore, cliccate nantu à u Hardware Setup.
   c. Selezziunà un dispusitivu di prugrammazione.
   d. Selezziunate è aghjunghje a scheda Intel Agilex à a vostra sessione Intel Quartus Prime Pro Edition.
   e. Assicuratevi chì Modu hè impostatu à JTAG.
   f. Selezziunate u dispusitivu Intel Agilex è cliccate Add Device. U Programmatore mostra
   un diagramma di bloccu di e cunnessione trà i dispositi nantu à u vostru bordu.
   g. In a fila cù u vostru .sof, verificate a casella per u .sof.
   h. Verificate a casella in a colonna Program / Configurazione.
   i. Cliccate Start.

1.6. Testing u F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
Dopu avè compilatu u F-tile 25G Ethernet Intel FPGA IP core design example è cunfigurà nantu à u vostru dispositivu Intel Agilex, pudete aduprà a Console di Sistema per programà u core IP.
Per accende a Console di Sistema è pruvà u disignu di hardware example, seguitate sti passi:

1. In u software Intel Quartus Prime Pro Edition, selezziunate Strumenti ➤ Sistema
   Strumenti di debugging ➤ Console di sistema per lancià a cunsola di sistema.
2. In u pane di Console Tcl, scrivite cd hwtest per cambià u cartulare à / hardware_test_design/hwtest.
3. Type source main.tcl per apre una cunnessione à u JTAG maestru.

Segui a prucedura di prova in a sezione Test di Hardware di u disignu example è osservate i risultati di a prova in u System Console.

F-tile 25G Ethernet Design Example per i dispositivi Intel Agilex

U disignu F-tile 25G Ethernet example mostra una soluzione Ethernet per i dispositi Intel Agilex chì utilizanu u core IP Intel FPGA 25G Ethernet.
Generate u disignu example da l'Example Scheda Design di l'editore di parametri IP 25G Ethernet Intel FPGA. Pudete ancu sceglie di generà u disignu cù o senza
a funzione Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Features

• Supporta un canale Ethernet unicu chì opera à 25G.
• Genera design example cù funzione RS-FEC.
• Fornisce testbench è script di simulazione.
• Instanzia F-Tile Reference è System PLL Clocks Intel FPGA IP basatu nantu à a cunfigurazione IP.

2.2. Requisiti di Hardware è Software
Intel usa i seguenti hardware è software per pruvà u disignu example in un sistema Linux:

• Software Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsys* VCS, è Cadence Xcelium simulator.
• Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) per a prova di hardware.

2.3. Descrizzione Funziunale
U disignu F-tile 25G Ethernet example consiste in una variante core MAC+PCS+PMA. I seguenti diagrammi di blocchi mostranu i cumpunenti di cuncepimentu è i segnali di primu livellu di a variante di u core MAC + PCS + PMA in u F-tile 25G Ethernet design ex.ample.
Figura 5. Schema di bloccu - F-tile 25G Ethernet Design Example (MAC+PCS+PMA Core Variant)

2.3.1. Componenti di Design
Tabella 4. Componenti di Design

Cumpunente	Descrizzione
F-tile 25G Ethernet Intel FPGA IP	Hè custituitu da MAC, PCS è Transceiver PHY, cù a cunfigurazione seguente: • Variante Core: MAC+PCS+PMA • Attivà u cuntrollu di flussu: Opcional • Abilita a generazione di difetti di ligame: Opcional • Abilita u passaghju di preambulu: Opcional • Habilita a cullezzione di statistiche: Opcional • Habilita i contatori di statistiche MAC: Opcional • Frequenza di u clock di riferimentu: 156.25 Per u disignu exampcù a funzione RS-FEC, i seguenti paràmetri supplementari sò cunfigurati: • Attivà RS-FEC: Opcional
Riferimentu F-Tile è Sistema PLL Clocks Intel FPGA IP	U F-Tile Reference and System PLL Clocks Intel FPGA IP paràmetri di l'editore di paràmetri allineanu cù i requisiti di F-tile 25G Ethernet Intel FPGA IP. Se generà u disignu example usu Generate Exampu Design buttone in l'editore di paràmetri IP, l'IP instantiate automaticamente. Sè vo create u vostru propriu disignu example, duvete istanzià manualmente stu IP è cunnette tutti i porti I / O. Per infurmazione nantu à questa IP, riferite à F-Tile Architecture è PMA è FEC Direct PHY IP User Guide.
A logica di u cliente	Hè custituitu da: • Generatore di trafficu, chì genera pacchetti burst à u core 25G Ethernet Intel FPGA IP per a trasmissione. • Monitor di trafficu, chì monitoreghja i pacchetti di burst chì venenu da u core 25G Ethernet Intel FPGA IP.
Fonte è sonda	Segnali di fonte è sonda, cumpresu u signale di input di reset di u sistema, chì pudete aduprà per debugging.

Information Related
F-Tile Architecture è PMA è FEC Direct PHY IP User Guide

Simulazione

U testbench manda u trafficu attraversu u core IP, esercitendu u latu di trasmissione è riceve u latu di u core IP.
2.4.1. Bancu di prova
Figura 6. Schema di bloccu di u F-tile 25G Ethernet Intel FPGA IP Design Example Simulation Testbench

Table 5. Testbench Components

Cumpunente	Descrizzione
Dispositivu in prova (DUT)	U core IP 25G Ethernet Intel FPGA.
Generatore di Pacchetti Ethernet è Monitor di Pacchetti	• Packet generator genera frames è trasmette à u DUT. • Packet Monitor monitors TX è RX datapaths è mostra i frames in a cunsola di simulatore.
Riferimentu F-Tile è Sistema PLL Clocks Intel FPGA IP	Genera orologi di riferimentu PLL di transceiver è di sistema.

2.4.2. Prughjettu di simulazione Exampi cumpunenti
Table 6. F-tile 25G Ethernet Design Example Testbench File Descrizzioni

File Nome	Descrizzione
Testbench è simulazione Files
basic_avl_tb_top.v	Bancu di prova di primu livellu file. U testbench istanzia u DUT, esegue a cunfigurazione mappata in memoria Avalon® nantu à i cumpunenti di cuncepimentu è a logica di u cliente, è manda è riceve pacchetti à o da u 25G Ethernet Intel FPGA IP.
Testbench Scripts
cuntinuò…

File Nome	Descrizzione
run_vsim.do	U script ModelSim per eseguisce u testbench.
run_vcs.sh	U script Synopsys VCS per eseguisce u testbench.
run_xcelium.sh	U script Cadence Xcelium per eseguisce u testbench.

2.4.3. Test Case
U casu di prova di simulazione esegue e seguenti azzioni:

1. Instanzia F-tile 25G Ethernet Intel FPGA IP è F-Tile Reference and System PLL Clocks Intel FPGA IP.
2. Aspetta chì l'orologio RX è u signale di statutu PHY si stabiliscenu.
3. Stampa u statutu PHY.
4. Invia è riceve 10 dati validi.
5. Analizà i risultati. U testbench successu mostra "Testbench complete.".

I seguenti sampL'output di le illustra un test di simulazione successu:

Cumpilazione

Segui a prucedura in Cumpilazione è Configurazione di Design Example in Hardware per compilà è cunfigurà u disignu example in u hardware sceltu.
Pudete stimà l'utilizazione di risorse è Fmax utilizendu u disignu solu di compilazione example. Pudete cumpilà u vostru disignu utilizendu u cumandamentu Start Compilation nantu à u
Menu di processazione in u software Intel Quartus Prime Pro Edition. Una compilazione riescita genera u riassuntu di u rapportu di compilazione.
Per più infurmazione, riferite à a Cumpilazione di Design in a Guida d'Usuariu Intel Quartus Prime Pro Edition.
Information Related

• Cumpilà è cunfigurà u Design Example in Hardware à a pagina 7
• Cumpilazione di cuncepimentu in Intel Quartus Prime Pro Edition Guida d'utilizatore

2.6. Testing Hardware
In u disignu hardware example, pudete programà u core IP in u modu di loopback seriale internu è generà trafficu nantu à u latu di trasmissione chì torna in u latu di riceve.
Segui a prucedura à u ligame d'infurmazione furnitu per pruvà u disignu example in u hardware sceltu.
Information Related
Testing u F-tile 25G Ethernet Intel FPGA IP Hardware Design Example à pagina 8
2.6.1. Prucedura di Test
Segui sti passi per pruvà u disignu example in hardware:

1. Prima di eseguisce a prova di hardware per stu disignu example, duvete resettate u sistema:
   a. Cliccate Strumenti ➤ Strumenta Editore di Fonti è Sonde In-System per a GUI di Sorgente è Sonda predefinita.
   b. Cambia u signale di reset di u sistema (Source [3: 0]) da 7 à 8 per applicà i resets è torna u signale di reset di u sistema à 7 per liberà u sistema da u reset state.
   c. Monitorà i signali di a Sonda è assicuratevi chì u statutu hè validu.
2. In a cunsola di u sistema, navigate à u cartulare hwtest è eseguite u cumandimu: source main.tcl per selezziunà un JTAG maestru. Per automaticamente, u primu JTAG maestru nantu à u JTAG a catena hè sceltu. Per selezziunà u JTAG maestru per i dispositi Intel Agilex, eseguite stu cumandamentu: set_jtag <number of appropriate JTAG maestru>. Esample: set_jtag 1.
3. Eseguite i seguenti cumandamenti in a cunsola di u sistema per inizià a prova di loopback seriale:

Table 7. Command Parameters

Parametru	Descrizzione	Example Usage
chkphy_status	Mostra e frequenze di u clock è u statu di bloccu PHY.	% chkphy_status 0 # Verificate u statutu di u ligame 0
chkmac_stats	Mostra i valori in i contatori di statistiche MAC.	% chkmac_stats 0 # Verifica u contatore di statistiche mac di u ligame 0
clear_all_stats	Cancella i contatori di statistiche di core IP.	% clear_all_stats 0 # Cancella u contatore di statistiche di u ligame 0
start_gen	Avvia u generatore di pacchetti.	% start_gen 0 # Cuminciate a generazione di pacchetti nantu à u ligame 0
stop_gen	Arresta u generatore di pacchetti.	% stop_gen 0 # Ferma a generazione di pacchetti nantu à u ligame 0
loop_on	Attiva u loopback seriale internu.	% loop_on 0 # Attiva u loopback internu nantu à u ligame 0
loop_off	Disattiva loopback seriale internu.	% loop_off 0 # Disattiva u loopback internu nantu à u ligame 0
reg_lettu	Ritorna u valore di u registru core IP à .	% reg_read 0x402 # Leghjite u registru IP CSR à l'indirizzu 402 di u ligame 0
reg_scrive	Scrive à u registru core IP à l'indirizzu .	% reg_write 0x401 0x1 # Scrivite 0x1 à u registru di scratch IP CSR à l'indirizzu 401 di u ligame 0

a. Type loop_on per attivà u modu di loopback seriale internu.
b. Type chkphy_status per verificà u statutu di u PHY. U statutu TXCLK, RXCLK è RX deve avè i stessi valori indicati quì sottu per un ligame stabile:

c. Scrivite clear_all_stats per sguassà i registri di statistiche TX è RX.
d. Type start_gen per inizià a generazione di pacchetti.
e. Type stop_gen per piantà a generazione di pacchetti.
f. Type chkmac_stats per leghje i contatori di statistiche TX è RX. Assicuratevi chì:
i. I frames di pacchetti trasmessi currispondenu à i frames di pacchetti ricevuti.
ii. Nisun frames d'errore sò ricevuti.
g. Type loop_off per disattivà u loopback seriale internu.
Figura 7. Sample Test Output-TX è RX Statistiche Counters

Storia di revisione di documenti per F-tile 25G Ethernet FPGA IP Design Example Guide d'utilisation

Versione di documentu	Version Intel Quartus Prime	Versione IP	Cambiamenti
2022.10.14	22.3	1.0.0	Liberazione iniziale.

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Versione: 2022.10.14

Documenti / Risorse

Intel F-Tile 25G Ethernet FPGA IP Design Example [pdfGuida di l'utente F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Example, 750200

Referenze

• Manuale d'usu