F-Tile Interlaken Intel FPGA IP Design Example

Guida Quick Start

U core IP F-Tile Interlaken Intel® FPGA furnisce un banc di prova di simulazione. Un disignu hardware example chì supporta a compilazione è a prova di hardware serà dispunibule in a versione di u software Intel Quartus® Prime Pro Edition 21.4. Quandu generate u disignu example, l'editore di paràmetri crea automaticamente u fileHè necessariu di simule, compile è pruvà u disignu.
U bancu di prova è u disignu example supporta i modi NRZ è PAM4 per i dispositi F-tile. U core F-Tile Interlaken Intel FPGA IP genera design examples per i seguenti cumminzioni supportati di numeru di corsi è tassi di dati.

Cumminzioni IP Supportate di Numero di Corsi è Tariffe di Dati
E seguenti combinazioni sò supportate in a versione di software Intel Quartus Prime Pro Edition 21.3. Tutte l'altri cumminzioni seranu supportati in una versione futura di l'Intel Quartus Prime Pro Edition.

Numero di corsi	Velocità di corsia (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	Iè	–	Iè	Iè	–
6	–	–	–	Iè	Iè
8	–	–	Iè	Iè	–
10	–	–	Iè	Iè	–
12	–	Iè	Iè	Iè	–

Figura 1.Passi di sviluppu per u Design Example

Nota: A compilazione è a prova di hardware seranu dispunibili in a versione di u software Intel Quartus Prime Pro Edition 21.4.
U F-Tile Interlaken Intel FPGA IP core design example supporta e seguenti caratteristiche:

• Modu di loopback seriale TX à RX internu
• Genera automaticamente pacchetti di dimensione fissa
• Capacità di cuntrollu di pacchettu di basa
• Capacità di utilizà a Console di Sistema per resettate u disignu per u scopu di re-test

Figura 2.Diagramma di Block High-level

Information Related

• F-Tile Interlaken Intel FPGA IP User Guide
• F-Tile Interlaken Intel FPGA IP Release Notes

Requisiti di Hardware è Software

Per pruvà l'example design, aduprate i seguenti hardware è software:

• Versione di u software Intel Quartus Prime Pro Edition 21.3
• Console di sistema
• Simulatore supportatu:
  • Sinossi* VCS*
  • Sinopsia VCS MX
  • Siemens* EDA ModelSim* SE o Questa*

Nota:  Supportu hardware per u disignu example sarà dispunibule in a versione di u software Intel Quartus Prime Pro Edition 21.4.

Generazione di u Design

Figura 3. Prucedura

Segui questi passi per generà u disignu example è testbench:

1. In u software Intel Quartus Prime Pro Edition, cliccate File ➤ New Project Wizard per creà un novu prughjettu Intel Quartus Prime, o cliccate File ➤ Open Project per apre un prughjettu Intel Quartus Prime esistente. L'assistente vi invita à specificà un dispositivu.
2. Specificate a famiglia di dispositivi Agilex è selezziunate un dispositivu cù F-Tile per u vostru disignu.
3. In u Catalogu IP, localizza è fate doppiu clicu F-Tile Interlaken Intel FPGA IP. A finestra New IP Variant si vede.
4. Specificate un nome di primu livellu per a vostra variazione IP persunalizata. L'editore di paràmetri salva i paràmetri di variazione IP in a file chjamatu .ip.
5. Cliccate OK. L'editore di paràmetri appare.

Figura 4. Esampu Design Tab

6. In a tabulazione IP, specificate i paràmetri per a vostra variazione di u core IP.
7. Nantu à l'Example Design tab, selezziunate l'opzione Simulazione per generà u testbench.
Nota: L'opzione di sintesi hè per hardware example design, chì serà dispunibule in a versione di u software Intel Quartus Prime Pro Edition 21.4.
8. Per u Formatu HDL Generated, l'opzione Verilog è VHDL hè dispunibule.
9. Cliccate Generate Exampu Design. U Select ExampA finestra di u Design Directory appare.
10. Sè vo vulete mudificà u disignu exampu percorsu di u cartulare o nome da i paràmetri predeterminati affissati (ilk_f_0_example_design), cercate à a nova strada è scrive u novu disignu exampu nome di u cartulare.
11. Cliccate OK.

Nota: In u F-Tile Interlaken Intel FPGA IP design example, un SystemPLL hè instantiatu automaticamente, è cunnessu à F-Tile Interlaken Intel FPGA core IP. U percorsu di a gerarchia SystemPLL in u disignu example hè:

example_design.test_env_inst.test_dut.dut.pll

U SystemPLL in u disignu example sparte u listessu clock di riferimentu 156.26 MHz cum'è u Transceiver.

Struttura di u repertoriu

U core IP F-Tile Interlaken Intel FPGA genera i seguenti files per u disignu exampLe:
Figura 5. Struttura di u repertoriu

Tabella 2. Disegnu Hardware Example File Descrizzioni
Quessi files sò in uample_installation_dir>/ilk_f_0_exampannuariu le_design.

File Nomi	Descrizzione
example_design.qpf	Prughjettu Intel Quartus Prime file.
example_design.qsf	Paràmetri di prughjettu Intel Quartus Prime file
example_design.sdc jtag_template_template.sdc	Sinopsys Design Constraint file. Pudete copià è mudificà per u vostru propiu disignu.
sysconsole_testbench.tcl	Principale file per accede à System Console

Nota: Supportu hardware per u disignu example sarà dispunibule in a versione di u software Intel Quartus Prime Pro Edition 21.4.

Table 3. Testbench File Descrizzione

Questu file hè in uample_installation_dir>/ilk_f_0_example_design/ exampannuariu le_design/rtl.

File Nome	Descrizzione
top_tb.sv	Bancu di prova di primu livellu file.

Table 4. Testbench Scripts

Quessi files sò in uample_installation_dir>/ilk_f_0_example_design/ exampdirectory le_design/testbench

File Nome	Descrizzione
run_vcs.sh	U script Synopsys VCS per eseguisce u testbench.
run_vcsmx.sh	U script Synopsys VCS MX per eseguisce u testbench.
run_mentor.tcl	U script Siemens EDA ModelSim SE o Questa per eseguisce u testbench.

Simulazione di u Design Example Testbench

Figura 6. Prucedura

Segui questi passi per simulà u testbench:

1. À u prompt di cumanda, cambia à u cartulare di simulazione di testbench. A strada di u cartulare hèample_installation_dir>/example_design/ testbench.
2. Eseguite u script di simulazione per u simulatore supportatu di a vostra scelta. U script compile è corre u testbench in u simulatore. U vostru script deve verificà chì i cunti SOP è EOP currispondenu dopu chì a simulazione hè cumpleta.

Table 5. Passi per Run Simulation

Simulatore	Istruzzioni
VCS	In a linea di cummanda, scrivite:   sh run_vcs.sh
VCS MX	In a linea di cummanda, scrivite:   sh run_vcsmx.sh
ModelSim SE o Questa	In a linea di cummanda, scrivite:   vsim -do run_mentor.tcl Se preferite simulà senza avè a GUI ModelSim, scrive:   vsim -c -do run_mentor.tcl

3. Analizà i risultati. Una simulazione riescita manda è riceve pacchetti, è mostra "Test PASSED".

U bancu di prova per u disignu example compie i seguenti compiti:

• Instanzia u core IP F-Tile Interlaken Intel FPGA.
• Stampa u statutu PHY.
• Verifica a sincronizazione di metaframe (SYNC_LOCK) è e fruntiere di parola (bloccu) (WORD_LOCK).
• Aspetta chì i corsi individuali sò chjusi è allinati.
• Cumincia a trasmette i pacchetti.
• Cuntrolla statistiche di pacchetti:
  • Errori CRC24
  • SOP
  • EOP

I seguenti sampL'output di le illustra un test di simulazione successu:

Cumpilà u Design Example

1. Assicuratevi l'exampa generazione di design hè cumpleta.
2. In u software Intel Quartus Prime Pro Edition, apre u prughjettu Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. In u menù di Trattamentu, cliccate Start Compilation.

Design Example Description

U disignu example mostra e funziunalità di u core IP di Interlaken.

Design Exampi cumpunenti

L'exampu disignu cunnetta u sistema è l'orologi di riferimentu PLL è i cumpunenti di cuncepimentu richiesti. L'exampu disignu cunfigura u core IP in modu di loopback internu è genera pacchetti nantu à l'interfaccia di trasferimentu di dati d'utilizatore IP core TX. U core IP manda sti pacchetti nantu à u percorsu di loopback internu attraversu u transceiver.
Dopu chì u receptore core IP riceve i pacchetti nantu à u percorsu di loopback, processa i pacchetti di Interlaken è li trasmette nantu à l'interfaccia di trasferimentu di dati d'utilizatori RX. L'example design verifica chì i pacchetti ricevuti è trasmessi currispondenu.
U F-Tile Interlaken Intel IP design example include i seguenti cumpunenti:

1. F-Tile Interlaken Intel FPGA core IP
2. Generatore di pacchetti è verificatore di pacchetti
3. Riferimentu F-Tile è Sistema PLL Clocks Intel FPGA IP core

Segnali d'interfaccia

Table 6. Design Example Signali d'interfaccia

Nome di u portu	Direzzione	Larghezza (bits)	Descrizzione
mgmt_clk	Input	1	Ingressu di u clock di u sistema. A frequenza di u clock deve esse 100 MHz.
pll_ref_clk	Input	1	Orologio di riferimentu di transceiver. Piglia u RX CDR PLL.
rx_pin	Input	Numero di corsi	Pin di dati di u ricevitore SERDES.
tx_pin	Output	Numero di corsi	Trasmette u pin di dati SERDES.
rx_pin_n(1)	Input	Numero di corsi	Pin di dati di u ricevitore SERDES.
tx_pin_n(1)	Output	Numero di corsi	Trasmette u pin di dati SERDES.
mac_clk_pll_ref	Input	1	Stu signalu deve esse guidatu da un PLL è deve aduprà a stessa fonte di clock chì guida u pll_ref_clk. Stu signalu hè dispunibule solu in varianti di u dispositivu in modalità PAM4.
usr_pb_reset_n	Input	1	Resetturazione di u sistema.

(1) Disponibile solu in varianti PAM4.

Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritta quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di cunfidendu qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii.
* Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.

Registrate Mappa

Nota:

• Design Exampl'indirizzu di u registru di u registru cumencia cù 0x20** mentre l'indirizzu di u registru di u core IP di Interlaken principia cù 0x10**.
• L'indirizzu di registru F-tile PHY principia cù 0x30** mentre l'indirizzu di registru F-tile FEC cumencia cù 0x40**. U registru FEC hè dispunibule solu in u modu PAM4.
• Codici d'accessu: RO - Lettura solu, è RW - Lettura / Scrittura.
• A cunsola di u sistema leghje u disignu example registra è raporta u statu di prova nantu à u screnu.

Table 7. Design Example Register Map

Offset	Nome	Accessu	Descrizzione
8h00	Riservatu
8h01	Riservatu
8h02	Reset PLL di u sistema	RO	I bits seguenti indicanu a dumanda di reset PLL di u sistema è u valore di attivazione: • Bit [0] - sys_pll_rst_req • Bit [1] - sys_pll_rst_en
8h03	Corsia RX allinata	RO	Indica l'allineamentu di a corsia RX.
8h04	PAROLA chjusa	RO	[NUM_LANES–1:0] - Identificazione di i limiti di a parolla (bloccu).
8h05	Sincronizazione bloccata	RO	[NUM_LANES–1: 0] - Sincronizazione di Metaframe.
8'h06 - 8'h09	Conte di errore CRC32	RO	Indica u conte di errore CRC32.
8'h0A	Conte di errore CRC24	RO	Indica u conte di errore CRC24.
8'h0B	Segnale di overflow / Underflow	RO	I seguenti bit indicanu: • Bit [3] - Segnale TX underflow • Bit [2] - signale di overflow TX • Bit [1] - signale di overflow RX
8'h0C	Conte SOP	RO	Indica u numeru di SOP.
8'h0D	Conte EOP	RO	Indica u numeru di EOP
8'h0E	Conte di errore	RO	Indica u numeru di i seguenti errori: • Perdita di l'allineamentu di a strada • Parola di cuntrollu illegale • mudellu di framing illegale • Indicatore SOP o EOP mancante
8'h0F	send_data_mm_clk	RW	Scrivite 1 à u bit [0] per attivà u signale generatore.
8h10	Errore di verificatore		Indica l'errore di verificatore. (Errore di dati SOP, errore di numeru di canali è errore di dati PLD)
8h11	Serratura PLL di u sistema	RO	Bit [0] indica l'indicazione di bloccu PLL.
8h14	TX SOP count	RO	Indica u numeru di SOP generati da u generatore di pacchetti.
8h15	Conte TX EOP	RO	Indica u numeru di EOP generati da u generatore di pacchetti.
8h16	Pacchettu cuntinuu	RW	Scrivite 1 à u bit [0] per attivà u pacchettu cuntinuu.
cuntinuò…

Offset	Nome	Accessu	Descrizzione
8h39	Conte d'errore ECC	RO	Indica u numeru di errori ECC.
8h40	ECC hà correttu u numeru di errore	RO	Indica u numeru di errori ECC corretti.
8h50	tile_tx_rst_n	WO	Tile resetta à SRC per TX.
8h51	tile_rx_rst_n	WO	Tile resetta à SRC per RX.
8h52	tile_tx_rst_ack_n	RO	A ricunniscenza di u reset di Tile da SRC per TX.
8h53	tile_rx_rst_ack_n	RO	Ricunniscenza di reset di Tile da SRC per RX.

Resettate

In u core IP F-Tile Interlaken Intel FPGA, avete iniziatu u reset (reset_n=0) è mantene finu à chì u core IP torna un ricunniscenza di reset (reset_ack_n=0). Dopu chì u reset hè eliminatu (reset_n = 1), a ricunniscenza di reset torna à u so statu iniziale
(reset_ack_n=1). In u disignu example, un registru rst_ack_sticky cuntene l'affirmazione di ricunniscenza di reset è poi attiva a rimuzione di u reset (reset_n=1). Pudete aduprà metudi alternativi chì si adattanu à i vostri bisogni di disignu.

Impurtante: In ogni scenariu induve u loopback seriale internu hè necessariu, duvete liberà TX è RX di u F-tile separatamente in un ordine specificu. Vede u script di cunsola di u sistema per più infurmazione.

Figura 7.Reset Sequence in Mode NRZ

Figura 8.Reset Sequence in PAM4 Mode

F-Tile Interlaken Intel FPGA IP Design Example User Guide Archives

Se una versione di core IP ùn hè micca listata, a guida d'utilizatore per a versione di core IP precedente hè applicata.

Version Intel Quartus Prime	Versione IP Core	Guida d'usu
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Design Example Guide d'utilisation

Storia di a revisione di documenti per F-Tile Interlaken Intel FPGA IP Design Example Guide d'utilisation

Versione di documentu	Version Intel Quartus Prime	Versione IP	Cambiamenti
2021.10.04	21.3	3.0.0	• Aghjunghje supportu per novi cumminzioni di freccia di corsia. Per più infurmazione, riferite à Tabella: Cumminzioni IP Supportate di Nùmeru di Lane è Data Rate. • Aghjurnatu a lista di simulatori supportati in a sezione: Requisiti di Hardware è Software. • Aggiunti novi registri di reset in a sezione: Registrate Mappa.
2021.06.21	21.2	2.0.0	Liberazione iniziale.

Documenti / Risorse

intel F-Tile Interlaken Intel FPGA IP Design Example [pdfGuida di l'utente F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example, Design Example

Referenze

• Manuale d'usu