FPGA IP
Dezajno Ekzample Uzantgvidilo
F-Tile 25G Ethernet Intel®
Ĝisdatigita por Intel® Quartus®
Prime Design Suite: 22.3
IP-Versio: 1.0.0

Rapida Komenca Gvidilo

La F-kahelo 25G Ethernet Intel FPGA IP por Intel Agilex™-aparatoj disponigas la kapablon generi dezajnon eksamples por elektitaj agordoj.
Figuro 1. Dezajno Ekzample Uzado

Dosierujo Strukturo

Figuro 2. 25G Ethernet Intel FPGA IP Design Example Directory Strukturo

• La simulado files (testbenko nur por simulado) troviĝas enample_dir>/ekzample_testbench.
• La kompil-nur dezajno ekzample situas enample_dir>/ compilation_test_design.
• La aparataro agordo kaj testo files (la dezajno ekzample en aparataro) troviĝas enample_dir>/hardware_test_design.

Tabelo 1. Dosierujo kaj File Priskriboj

File Nomoj	Priskribo
eth_ex_25g.qpf	Projekto Intel Quartus® Prime file.
eth_ex_25g.qsf	Projektaj agordoj de Intel Quartus Prime file.
eth_ex_25g.sdc	Synopsys Dezajnaj Limoj file. Vi povas kopii kaj modifi ĉi tion file por via propra 25GbE Intel FPGA IP-kerndezajno.
eth_ex_25g.v	Altnivela Verilog HDL-dezajno ekzample file. Unu-kanala dezajno uzas Verilog file.
komuna/	Aparataro dezajno ekzample support files.
hwtest/main.tcl	Ĉefa file por aliri Sistemkonzolon.

Generante la Dezajnon Ekzample

Figuro 4. Example Design Tab en la F-kahelo 25G Ethernet Intel FPGA IP Parameter Editor

Sekvu ĉi tiujn paŝojn por generi la aparatan dezajnon ekzample kaj testbenko:

1. En la Intel Quartus Prime Pro Edition, alklaku File ➤ Nova Projekta Sorĉisto por krei novan projekton Quartus Prime, aŭ File ➤ Malfermu Projekton por malfermi ekzistantan Quartus Prime-projekton. La sorĉisto petas vin specifi aparaton.
2. En la IP Katalogo, lokalizu kaj elektu 25G Ethernet Intel FPGA IP por Agilex. Aperas la fenestro Nova IP Vario.
3. Indiku plej altan nomon por via IP-vario kaj alklaku OK. La parametra redaktilo aldonas la supran nivelon .ip file al la nuna projekto aŭtomate. Se oni petas vin mane aldoni la .ip file al la projekto, alklaku Projekto ➤ Aldoni/Forigi Files en Projekto por aldoni la file.
4. En la programaro Intel Quartus Prime Pro Edition, vi devas elekti specifan aparaton Intel Agilex en la kampo Aparato, aŭ konservi la defaŭltan aparaton, kiun proponas la programaro Intel Quartus Prime.
   Notu: La aparataro-dezajno ekzample anstataŭigas la elekton per la aparato sur la cela tabulo. Vi specifu la celtabulo el la menuo de dezajno ekzample opcioj en la Ekzample Dezajno langeto.
5. Klaku OK. La parametra redaktilo aperas.
6. Sur la IP-langeto, specifu la parametrojn por via IP-kernvario.
7. Sur la Eksample Dezajno langeto, por Ekzample Dezajno Files, elektu la opcion Simulado por generi la testbenkon, kaj elektu la opcion Sintezo por generi la aparatan dezajnon eksample. Nur Verilog HDL files estas generitaj.
   Notu: Funkcia VHDL IP-kerno ne haveblas. Specifu Verilog HDL nur, por via IP-kerndezajno ekzample.
8. Por Target Development Kit, elektu la Agilex I-serio Transceiver-SoC Dev Kit
9. Alklaku la Genera Example Dezajno butono. La Elektita Ekzampla fenestro de Design Directory aperas.
10. Se vi volas modifi la dezajnon ekzample-dosierujo vojo aŭ nomo de la defaŭltaj montrataj (alt_e25_f_0_example_design), foliumu al la nova vojo kaj tajpu la novan dezajnon ekzample dosierujo nomo (ample_dir>).
11. Klaku OK.

1.2.1. Dezajno Ekzample Parametroj
Tabelo 2. Parametroj en la Ekzample Dezajno Tab

Parametro	Priskribo
Example Dezajno	Havebla ekzample-dezajnoj por la IP-parametro-agordoj. Nur unukanala ekzampla dezajno estas subtenata por ĉi tiu IP.
Example Dezajno Files	La files generi por la malsama evolufazo. • Simulado—generas la necesan files por simuli la ekzampdezajno. • Sintezo—generas la sintezon files. Uzu ĉi tiujn files kompili la dezajnon en la programaro Intel Quartus Prime Pro Edition por aparataro-testado kaj fari statikan tempan analizon.
Generu File Formato	La formato de la RTL files por simulado—Verilog.
Elektu Estraron	Subtena aparataro por dezajna efektivigo. Kiam vi elektas Intel FPGA-disvolvan tabulon, uzu la aparaton AGIB027R31B1E2VRO kiel la Celon-Aparaton por projektado eksample generacio. Agilex I-serio Transceiver-SoC Dev Kit: Ĉi tiu opcio permesas vin testi la dezajnon ekzample sur la elektita Intel FPGA IP-disvolva ilaro. Ĉi tiu opcio aŭtomate elektas la Celon-Aparaton de AGIB027R31B1E2VRO. Se via tabulrevizio havas malsaman aparaton, vi povas ŝanĝi la celatan aparaton. Neniu: Ĉi tiu opcio ekskludas la aparatajn aspektojn por la dezajno ekzample.

1.3. Generante Kahelo Files

La Subteno-Logika Generacio estas antaŭ-sinteza paŝo uzata por generi kahel-rilatan files necesaj por simulado kaj aparataro-dezajno. La kahelgeneracio estas postulata por ĉiuj
F-kahelo bazita desegna simuladoj. Vi devas plenumi ĉi tiun paŝon antaŭ la simulado.

1. Ĉe la komanda prompto, navigu al la dosierujo compilation_test_design en via eksample dezajno: kd /compilation_test_design.
2. Rulu la sekvan komandon: quartus_tlg alt_eth_25g

1.4. Simulante la F-kahelon 25G Ethernet Intel FPGA IP-Dezajno 
Example Testbench
Vi povas kompili kaj simuli la dezajnon rulante simulan skripton de la komanda prompto.

1. Ĉe la komanda prompto, ŝanĝu la testbenkon simulantan labordosierujon: cdample_dir>/ex_25g/sim.
2. Rulu la IP-agordan simuladon:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tablo 3. Paŝoj por Simuli la Testbenkon

Simulilo	Instrukcioj
VCS*	En la komandlinio, tajpu sh run_vcs.sh
QuestaSim*	En la komandlinio, tajpu vsim -do run_vsim.do -logfile vsim.log Se vi preferas simuli sen aperigi la QuestaSim GUI, tajpu vsim -c -do run_vsim.do -logfile vsim.log
Kadenco -Xcelium*	En la komandlinio, tajpu sh run_xcelium.sh

Sukcesa simulado finiĝas per la sekva mesaĝo:
Simulado Pasis. aŭ Testbench kompleta.
Post sukcesa kompletigo, vi povas analizi la rezultojn.
1.5. Kompilado kaj Agordo de la Dezajno Ekzample en Aparataro
La 25G Ethernet Intel FPGA IP-kerna parametra redaktilo permesas vin kompili kaj agordi la dezajnon ekzample sur cel-disvolva ilaro.

Kompili kaj agordi dezajnon ekzample pri aparataro, sekvu ĉi tiujn paŝojn:

1. Lanĉu la programaron Intel Quartus Prime Pro Edition kaj elektu Prilaboradon ➤ Komencu Kompiladon por kompili la dezajnon.
2. Post kiam vi generas SRAM-objekton file .sof, sekvu ĉi tiujn paŝojn por programi la aparatardezajnon ekzample sur la Intel Agilex-aparato:
   a. En la menuo Iloj, alklaku Programisto.
   b. En la Programisto, alklaku Aparataro-Agordo.
   c. Elektu programan aparaton.
   d. Elektu kaj aldonu la tabulon Intel Agilex al via sesio de Intel Quartus Prime Pro Edition.
   e. Certigu, ke Reĝimo estas agordita al JTAG.
   f. Elektu la Intel Agilex-aparaton kaj alklaku Aldoni Aparato. La Programisto montriĝas
   blokdiagramo de la konektoj inter la aparatoj sur via tabulo.
   g. En la vico kun via .sof, marku la skatolon por la .sof.
   h. Marku la skatolon en la kolumno Programo/Agordu.
   mi. Klaku Komencu.

1.6. Testante la F-kahelon 25G Ethernet Intel FPGA IP Hardware Design Example
Post kiam vi kompilos la F-kahelon 25G Ethernet Intel FPGA IP-kerndezajnon ekzample kaj agordi ĝin sur via Intel Agilex-aparato, vi povas uzi la Sistemkonzolon por programi la IP-kernon.
Por ŝalti la Sistemkonzolon kaj testi la aparatardezajnon ekzample, sekvu ĉi tiujn paŝojn:

1. En la programaro Intel Quartus Prime Pro Edition, elektu Iloj ➤ Sistemo
   Sencimigaj Iloj ➤ Sistemkonzolo por lanĉi la sisteman konzolon.
2. En la panelo Tcl Console, tajpu cd hwtest por ŝanĝi dosierujon al /hardware_test_design/hwtest.
3. Tajpu fonto main.tcl por malfermi konekton al la JTAG majstro.

Sekvu la testan proceduron en la sekcio de Aparataro Testado de la dezajno ekzample kaj observu la testrezultojn en la Sistemkonzolo.

F-kahelo 25G Ethernet Design Example por Intel Agilex-Aparatoj

La dezajno de F-kahelo 25G Ethernet ekzampLe montras Ethernet-solvon por Intel Agilex-aparatoj uzante la 25G Ethernet Intel FPGA IP-kernon.
Generu la dezajnon ekzample de la Eksample Dezajna langeto de la 25G Ethernet Intel FPGA IP-parametroredaktilo. Vi ankaŭ povas elekti generi la dezajnon kun aŭ sen
la funkcio Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Karakterizaĵoj

• Elportas ununuran Ethernet-kanalon funkciantan ĉe 25G.
• Generas dezajnon ekzample kun RS-FEC trajto.
• Provizas testbenkon kaj simulan skripton.
• Instanciigas F-Tile-Referencon kaj Sistemajn PLL-Horloĝojn Intel FPGA IP bazitajn sur IP-agordo.

2.2. Postuloj pri aparataro kaj programaro
Intel uzas la sekvan aparataron kaj programaron por testi la dezajnon ekzample en Linuksa sistemo:

• Intel Quartus Prime Pro Edition-programaro.
• Siemens* EDA QuestaSim, Synopsys* VCS, kaj Cadence Xcelium-simulilo.
• Intel Agilex I-serio Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) por aparatarotestado.

2.3. Funkcia Priskribo
La dezajno de F-kahelo 25G Ethernet ekzample konsistas el MAC+PCS+PMA-kernvariaĵo. La sekvaj blokdiagramoj montras la dezajnkomponentojn kaj la altnivelajn signalojn de la kernvariaĵo MAC+PCS+PMA en la F-kahelo 25G Ethernet-dezajno eksample.
Figuro 5. Blokdiagramo—F-kahelo 25G Ethernet Design Example (MAC+PCS+PMA Kerna Variaĵo)

2.3.1. Dezajnaj Komponentoj
Tabelo 4. Dezajnaj Komponentoj

Komponanto	Priskribo
F-kahelo 25G Ethernet Intel FPGA IP	Konsistas el MAC, PCS, kaj Transceiver PHY, kun la sekva agordo: • Kerna Variaĵo: MAC+PCS+PMA • Ebligu fluo-kontrolon: Laŭvola • Ebligu generadon de ligilo-faŭltoj: Laŭvola • Ebligu la preambulon: Laŭvola • Ebligu statistikan kolekton: Laŭvola • Ebligu MAC-statistikajn nombrilojn: Laŭvola • Referenca horloĝfrekvenco: 156.25 Por la dezajno ekzample kun la funkcio RS-FEC, la sekva kroma parametro estas agordita: • Ebligu RS-FEC: Laŭvola
F-Tile Referenco kaj Sistemo PLL Horloĝoj Intel FPGA IP	La agordoj de la redaktilo de parametroj de F-Tile Reference kaj System PLL Clocks Intel FPGA IP kongruas kun la postuloj de la F-Tile 25G Ethernet Intel FPGA IP. Se vi generas la dezajnon ekzample uzante Generu Ekzample Dezajno butono en la IP-parametro-redaktilo, la IP aŭtomate instantiĝas. Se vi kreas vian propran dezajnon ekzample, vi devas permane instantigi ĉi tiun IP kaj konekti ĉiujn I/O-pordojn. Por informoj pri ĉi tiu IP, referu al F-Tile Architecture kaj PMA kaj FEC Direct PHY IP Uzantgvidilo.
Klienta logiko	Konsistas el: • Trafika generatoro, kiu generas eksplodajn pakaĵojn al la 25G Ethernet Intel FPGA IP-kerno por transdono. • Trafika monitoro, kiu monitoras eksplodajn pakojn, kiuj venas de la 25G Ethernet Intel FPGA IP-kerno.
Fonto kaj Sondo	Fontaj kaj sondaj signaloj, inkluzive de sistema rekomencigita eniga signalo, kiun vi povas uzi por senararigado.

Rilataj Informoj
F-Tile Architecture kaj PMA kaj FEC Direct PHY IP Uzantgvidilo

Simulado

La testbenko sendas trafikon tra la IP-kerno, ekzercante la elsendan flankon kaj ricevan flankon de la IP-kerno.
2.4.1. Testbenko
Figuro 6. Blokdiagramo de la F-kahelo 25G Ethernet Intel FPGA IP Design Example Simulation Testbench

Tablo 5. Testbench Komponantoj

Komponanto	Priskribo
Aparato sub testo (DUT)	La 25G Ethernet Intel FPGA IP-kerno.
Ethernet Paka Generatoro kaj Paka Monitoro	• Paka generatoro generas kadrojn kaj transdonas al la DUT. • Paka Monitoro monitoras TX kaj RX-datumvojojn kaj montras la kadrojn en la simulila konzolo.
F-Tile Referenco kaj Sistemo PLL Horloĝoj Intel FPGA IP	Generas radio-ricevilon kaj sistemajn PLL-referenchorloĝojn.

2.4.2. Simulado Dezajno Ekzample Komponantoj
Tablo 6. F-kahelo 25G Ethernet Design Example Testbench File Priskriboj

File Nomo	Priskribo
Testbenko kaj Simulado Files
basic_avl_tb_top.v	Altnivela testbenko file. La testbenko instancas la DUT, plenumas Avalon®-memor-mapitan agordon pri dezajnkomponentoj kaj klienta logiko, kaj sendas kaj ricevas pakaĵon al aŭ de la 25G Ethernet Intel FPGA IP.
Testbenkaj Skriptoj
daŭrigis…

File Nomo	Priskribo
run_vsim.do	La ModelSim-skripto por ruli la testbenkon.
run_vcs.sh	La Synopsys VCS-skripto por ruli la testbenkon.
run_xcelium.sh	La skripto de Cadence Xcelium por ruli la testbenkon.

2.4.3. Testkazo
La simulada testkazo faras la sekvajn agojn:

1. Instancias F-kahelo 25G Ethernet Intel FPGA IP kaj F-Tile Referenco kaj Sistema PLL Horloĝoj Intel FPGA IP.
2. Atendas ke RX-horloĝo kaj PHY-statussignalo ekloĝu.
3. Presas PHY-statuson.
4. Sendas kaj ricevas 10 validajn datumojn.
5. Analizas la rezultojn. La sukcesa testbenko montras "Testbench kompleta.".

La sekva sampla eligo ilustras sukcesan simulan teston:

Kompilo

Sekvu la proceduron en Kompilado kaj Agordo de la Dezajno Ekzample en Aparataro por kompili kaj agordi la dezajnon ekzample en la elektita aparataro.
Vi povas taksi rimeduzon kaj Fmax uzante la kompil-nurdezajnon ekzample. Vi povas kompili vian dezajnon uzante la komandon Komencu Kompiladon sur la
Pretiga menuo en la programaro Intel Quartus Prime Pro Edition. Sukcesa kompilo generas la kompilan raportresumon.
Por pliaj informoj, raportu al Dezajna Kompilo en la Intel Quartus Prime Pro Edition User Guide.
Rilataj Informoj

• Kompilado kaj Agordo de la Dezajno Ekzample en Aparataro sur paĝo 7
• Dezajna Kompilo En Intel Quartus Prime Pro Edition Uzantgvidilo

2.6. Testado de Aparataro
En la aparataro dezajno ekzample, vi povas programi la IP-kernon en interna seria loopback-reĝimo kaj generi trafikon sur la elsenda flanko kiu loops reen tra la riceva flanko.
Sekvu la proceduron ĉe la provizita rilata informligo por testi la dezajnon ekzample en la elektita aparataro.
Rilataj Informoj
Testante la F-kahelon 25G Ethernet Intel FPGA IP Hardware Design Example sur paĝo 8
2.6.1. Testoproceduro
Sekvu ĉi tiujn paŝojn por testi la dezajnon ekzample en aparataro:

1. Antaŭ ol vi funkciigas la aparataron-testadon por ĉi tiu dezajno ekzample, vi devas restarigi la sistemon:
   a. Alklaku Ilojn ➤ En-Sistemaj Fontoj kaj Sondiloj Redaktilo por la defaŭlta Fonto kaj Sonda GUI.
   b. Ŝaltu la signalon de rekomencigo de la sistemo (Fonto[3:0]) de 7 ĝis 8 por apliki la restarigis kaj resendi la signalon de la sistemo rekomencigita al 7 por liberigi la sistemon de la stato de restarigo.
   c. Monitoru la Sondilajn signalojn kaj certigu, ke la statuso estas valida.
2. En la sistema konzolo, navigu al la dosierujo hwtest kaj rulu la komandon: fonto main.tcl por elekti J.TAG majstro. Defaŭlte, la unua JTAG majstro sur la JTAG ĉeno estas elektita. Por elekti la JTAG majstro por Intel Agilex-aparatoj, rulu ĉi tiun komandon: set_jtag <nombro de taŭga JTAG majstro>. Ekzample: set_jtag 1.
3. Rulu la sekvajn komandojn en la sistema konzolo por komenci la serian loopback-teston:

Tablo 7. Komandaj Parametroj

Parametro	Priskribo	Example Uzado
chkphy_status	Montras la horloĝfrekvencojn kaj PHY-ŝlosan staton.	% chkphy_status 0 # Kontrolu staton de ligilo 0
chkmac_stats	Montras la valorojn en la MAC-statistikaj nombriloj.	% chkmac_stats 0 # Kontrolas mac-statistikan nombrilon de ligilo 0
clear_all_stats	Purigas la IP-kernaj statistikaj nombriloj.	% clear_all_stats 0 # Forigas statistikan nombrilon de ligilo 0
start_gen	Lanĉas la pakgeneratoron.	% start_gen 0 # Komencu pakgeneradon ĉe ligilo 0
halt_gen	Maldaŭrigas la pakgeneratoron.	% stop_gen 0 # Ĉesu pakaĵetgeneradon ĉe ligilo 0
loop_on	Ŝaltas internan serian loopback.	% loop_on 0 # Enŝaltu internan loopback ĉe ligilo 0
loop_off	Malŝaltas internan serian loopback.	% loop_off 0 # Malŝaltu internan loopback ĉe ligilo 0
reg_legi	Liveras la IP-kernregistran valoron je .	% reg_read 0x402 # Legu IP CSR-registron ĉe adreso 402 de ligilo 0
reg_skribi	Skribas al la IP-kerna registro ĉe adreso .	% reg_write 0x401 0x1 # Skribu 0x1 al IP CSR-scratch-registrilo ĉe adreso 401 de ligilo 0

a. Tajpu loop_on por ŝalti la internan serian loopback-reĝimon.
b. Tajpu chkphy_status por kontroli la staton de la PHY. La TXCLK, RXCLK, kaj RX-statuso devus havi la samajn valorojn montritajn sube por stabila ligo:

c. Tajpu clear_all_stats por forigi TX kaj RX-statistikajn registrojn.
d. Tajpu start_gen por komenci pakaĵetgeneradon.
e. Tajpu stop_gen por haltigi pakaĵetgeneradon.
f. Tajpu chkmac_stats legi la statistikajn nombrilojn TX kaj RX. Certigu, ke:
mi. La elsenditaj pakadkadroj kongruas kun la ricevitaj pakadkadroj.
ii. Neniuj erarkadroj estas ricevitaj.
g. Tajpu loop_off por malŝalti la internan serian loopback.
Figuro 7. Sample Testo-Eligo—TX kaj RX-Statistiko-Nombriloj

Dokumenta Reviziohistorio por F-kahelo 25G Ethernet FPGA IP Design Example Uzantgvidilo

Dokumenta Versio	Intel Quartus Prime Version	IP-Versio	Ŝanĝoj
2022.10.14	22.3	1.0.0	Komenca eldono.

Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias agadon de siaj FPGA kaj duonkonduktaĵoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj. *Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.
ISO
9001:2015
Registrita

Enreta versio
Sendu Rimarkojn
ID: 750200
Versio: 2022.10.14

Dokumentoj/Rimedoj

intel F-Tile 25G Ethernet FPGA IP Design Example [pdf] Uzantogvidilo F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Example, 750200

Referencoj

• Uzanto Manlibro