FPGA IP
Disinn Eżample Gwida għall-Utent
F-Tile 25G Ethernet Intel®
Aġġornat għal Intel® Quartus®
Prime Design Suite: 22.3
Verżjoni IP: 1.0.0

Gwida Quick Start

Il-F-tile 25G Ethernet Intel FPGA IP għal apparati Intel Agilex™ jipprovdi l-kapaċità li jiġġenera disinn examples għal konfigurazzjonijiet magħżula.
Figura 1. Disinn Eżample Użu

Struttura tad-Direttorju

Figura 2. 25G Ethernet Intel FPGA IP Disinn Eżample Struttura tad-Direttorju

• Is-simulazzjoni files (testbank għal simulazzjoni biss) jinsabu fiample_dir>/example_testbench.
• Id-disinn tal-kumpilazzjoni biss example tinsab fiample_dir>/ compilation_test_design.
• Il-konfigurazzjoni tal-ħardwer u t-test files (id-disinn example in hardware) jinsabu fiample_dir>/hardware_test_design.

Tabella 1. Direttorju u File Deskrizzjonijiet

File Ismijiet	Deskrizzjoni
eth_ex_25g.qpf	Proġett Intel Quartus® Prime file.
eth_ex_25g.qsf	Is-settings tal-proġett Intel Quartus Prime file.
eth_ex_25g.sdc	Synopsys Limitazzjonijiet tad-Disinn file. Tista' tikkopja u timmodifika dan file għad-disinn tal-qalba tiegħek 25GbE Intel FPGA IP.
eth_ex_25g.v	Disinn Verilog HDL tal-ogħla livell example file. Disinn b'kanal wieħed juża Verilog file.
komuni/	Disinn tal-ħardwer example appoġġ files.
hwtest/main.tcl	Prinċipali file għall-aċċess tas-System Console.

Ġenerazzjoni tad-Disinn Eżample

Figura 4. Example Design Tab fil-F-tile 25G Ethernet Intel FPGA IP Parametru Editur

Segwi dawn il-passi biex tiġġenera d-disinn tal-ħardwer example u testbench:

1. Fl-Intel Quartus Prime Pro Edition, ikklikkja File ➤ Wizard tal-Proġett Ġdid biex jinħoloq proġett ġdid ta' Quartus Prime, jew File ➤ Proġett Miftuħ biex tiftaħ proġett Quartus Prime eżistenti. Il-wizard iqanqlek biex tispeċifika apparat.
2. Fil-Katalgu IP, sib u agħżel 25G Ethernet Intel FPGA IP għal Agilex. Tidher it-tieqa New IP Variation.
3. Speċifika isem tal-ogħla livell għall-varjazzjoni tal-IP tiegħek u kklikkja OK. L-editur tal-parametri iżid l-ogħla livell .ip file għall-proġett kurrenti awtomatikament. Jekk inti mitlub biex iżżid manwalment il-.ip file għall-proġett, ikklikkja Proġett ➤ Żid/ Neħħi Files fil-Proġett biex iżżid il- file.
4. Fis-softwer Intel Quartus Prime Pro Edition, trid tagħżel apparat Intel Agilex speċifiku fil-qasam Apparat, jew iżżomm l-apparat default li jipproponi s-softwer Intel Quartus Prime.
   Nota: Id-disinn tal-ħardwer example jissostitwixxi l-għażla bl-apparat fuq il-bord fil-mira. Inti tispeċifika l-bord fil-mira mill-menu tad-disinn example għażliet fl-Eżample Tab tad-disinn.
5. Ikklikkja OK. Jidher l-editur tal-parametri.
6. Fuq it-tab IP, speċifika l-parametri għall-varjazzjoni tal-qalba tal-IP tiegħek.
7. Fuq l-Eżample Tab tad-disinn, għal Eżample Disinn Files, agħżel l-għażla Simulazzjoni biex tiġġenera t-testbench, u agħżel l-għażla Sintesi biex tiġġenera d-disinn tal-ħardwer example. Verilog HDL biss files huma ġġenerati.
   Nota: Core VHDL IP funzjonali mhix disponibbli. Speċifika Verilog HDL biss, għad-disinn tal-qalba tal-IP tiegħek example.
8. Għal Target Development Kit, agħżel l-Agilex I-series Transceiver-SoC Dev Kit
9. Ikklikkja l-Iġġenera Example buttuna Disinn. L-Agħżel Example Tieqa tad-Direttorju tad-Disinn tidher.
10. Jekk tixtieq timmodifika d-disinn exampmogħdija jew isem tad-direttorju tal-le mill-inadempjenzi murija (alt_e25_f_0_example_design), fittex il-mogħdija l-ġdida u ttajpja d-disinn il-ġdid exampisem tad-direttorju tal-le (ample_dir>).
11. Ikklikkja OK.

1.2.1. Disinn Eżample Parametri
Tabella 2. Parametri fl-Eżample Disinn Tab

Parametru	Deskrizzjoni
Example Disinn	Disponibbli example disinji għall-issettjar tal-parametri IP. Biss kanal wieħed exampid-disinn tal-le huwa appoġġjat għal dan l-IP.
Example Disinn Files	Il- files biex jiġġeneraw għall-fażi ta ' żvilupp differenti. • Simulazzjoni—jiġġenera dak meħtieġ files għas-simulazzjoni tal-exampdisinn. • Sintesi—jiġġenera s-sinteżi files. Uża dawn files biex tiġbor id-disinn fis-softwer Intel Quartus Prime Pro Edition għall-ittestjar tal-ħardwer u twettaq analiżi tal-ħin statiku.
Iġġenera File Format	Il-format tal-RTL files għal simulazzjoni-Verilog.
Agħżel il-Bord	Ħardwer appoġġjat għall-implimentazzjoni tad-disinn. Meta tagħżel bord ta 'żvilupp Intel FPGA, uża l-apparat AGIB027R31B1E2VRO bħala l-Apparat Mira għad-disinn example ġenerazzjoni. Agilex I-series Transceiver-SoC Dev Kit: Din l-għażla tippermettilek li tittestja d-disinn example fuq il-kit ta 'żvilupp Intel FPGA IP magħżul. Din l-għażla awtomatikament tagħżel l-Apparat Mira ta 'AGIB027R31B1E2VRO. Jekk ir-reviżjoni tal-bord tiegħek għandha grad ta 'apparat differenti, tista' tibdel l-apparat fil-mira. Xejn: Din l-għażla teskludi l-aspetti tal-ħardwer għad-disinn example.

1.3. Ġenerazzjoni tal-Madum Files

Il-Ġenerazzjoni ta 'Appoġġ-Loġika hija pass ta' qabel is-sinteżi użat biex jiġġenera relatat mal-madum files meħtieġa għas-simulazzjoni u d-disinn tal-ħardwer. Il-ġenerazzjoni tal-madum hija meħtieġa għal kulħadd
Simulazzjonijiet tad-disinn ibbażati fuq madum F. Trid tlesti dan il-pass qabel is-simulazzjoni.

1. Fil-pront tal-kmand, innaviga għall-fowlder compilation_test_design fl-ex tiegħekample disinn: cd /compilation_test_design.
2. Mexxi l-kmand li ġej: quartus_tlg alt_eth_25g

1.4. Simulazzjoni tal-F-tile 25G Ethernet Intel FPGA IP Design 
Example Testbench
Tista' tiġbor u tissimula d-disinn billi tħaddem skript ta' simulazzjoni mill-pront tal-kmand.

1. Fil-pront tal-kmand, ibdel id-direttorju tax-xogħol li jissimula testbench: cdample_dir>/ex_25g/sim.
2. Mexxi l-IP setup simulation:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabella 3. Passi biex Jissimula t-Testbench

Simulatur	Istruzzjonijiet
VCS*	Fil-linja tal-kmand, ittajpja sh run_vcs.sh
QuestaSim*	Fil-linja tal-kmand, ittajpja vsim -do run_vsim.do -logfile vsim.log Jekk tippreferi tissimula mingħajr ma ġġib il-GUI QuestaSim, ittajpja vsim -c -do run_vsim.do -logfile vsim.log
Cadence -Xcelium*	Fil-linja tal-kmand, ittajpja sh run_xcelium.sh

Simulazzjoni b'suċċess tispiċċa bil-messaġġ li ġej:
Simulazzjoni Għaddiet. jew Testbench komplut.
Wara t-tlestija b'suċċess, tista 'tanalizza r-riżultati.
1.5. Kumpilazzjoni u Konfigurazzjoni tad-Disinn Eżample fil-Ħardwer
L-editur tal-parametri tal-qalba tal-25G Ethernet Intel FPGA IP jippermettilek li tikkompila u tikkonfigura d-disinn example fuq kit ta 'żvilupp fil-mira.

Biex tikkompila u tikkonfigura disinn example fuq il-ħardwer, segwi dawn il-passi:

1. Niedi s-softwer Intel Quartus Prime Pro Edition u agħżel Ipproċessar ➤ Ibda l-Kompilazzjoni biex tiġbor id-disinn.
2. Wara li tiġġenera oġġett SRAM file .sof, segwi dawn il-passi biex tipprogramma d-disinn tal-ħardwer example fuq it-tagħmir Intel Agilex:
   a. Fuq il-menu Għodda, ikklikkja Programmatur.
   b. Fil-Programmer, ikklikkja Hardware Setup.
   c. Agħżel apparat ta 'programmar.
   d. Agħżel u żid il-bord Intel Agilex mas-sessjoni Intel Quartus Prime Pro Edition tiegħek.
   e. Kun żgur li l-Modalità hija ssettjata għal JTAG.
   f. Agħżel l-apparat Intel Agilex u kklikkja Żid Apparat. Il-Programmer juri
   dijagramma blokk tal-konnessjonijiet bejn l-apparati fuq il-bord tiegħek.
   g. Fir-ringiela bil-.sof tiegħek, iċċekkja l-kaxxa għall-.sof.
   h. Iċċekkja l-kaxxa fil-kolonna Program/Configure.
   i. Ikklikkja Ibda.

1.6. Ittestjar tal-F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
Wara li tikkompila l-F-tile 25G Ethernet Intel FPGA IP disinn tal-qalba example u kkonfiguraha fuq it-tagħmir Intel Agilex tiegħek, tista 'tuża s-System Console biex tipprogramma l-qalba tal-IP.
Biex tixgħel is-System Console u tittestja d-disinn tal-ħardwer example, segwi dawn il-passi:

1. Fis-softwer Intel Quartus Prime Pro Edition, agħżel Għodda ➤ Sistema
   Għodda ta' Debugging ➤ System Console biex tniedi l-console tas-sistema.
2. Fil-panew tal-Console Tcl, ittajpja cd hwtest biex tibdel id-direttorju għal /hardware_test_design/hwtest.
3. Ittajpja sors main.tcl biex tiftaħ konnessjoni mal-JTAG kaptan.

Segwi l-proċedura tat-test fit-taqsima tal-Ittestjar tal-Hardware tad-disinn example u osserva r-riżultati tat-test fis-System Console.

F-tajl 25G Ethernet Disinn Example għal Tagħmir Intel Agilex

Id-disinn F-tile 25G Ethernet example turi soluzzjoni Ethernet għal apparati Intel Agilex bl-użu tal-qalba IP 25G Ethernet Intel FPGA.
Iġġenera d-disinn example mill-Eżample Tab tad-disinn tal-editur tal-parametru IP 25G Ethernet Intel FPGA IP. Tista 'wkoll tagħżel li tiġġenera d-disinn bi jew mingħajr
il-karatteristika Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Karatteristiċi

• Jappoġġja kanal Ethernet wieħed li jopera f'25G.
• Jiġġenera disinn example b'karatteristika RS-FEC.
• Jipprovdi testbench u skript ta' simulazzjoni.
• Jipprova l-F-Tile Reference u System PLL Clocks Intel FPGA IP ibbażat fuq konfigurazzjoni IP.

2.2. Ħtiġijiet ta' ħardwer u softwer
Intel juża l-ħardwer u s-softwer li ġejjin biex jittestja d-disinn example f'sistema Linux:

• Software Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsys* VCS, u simulatur Cadence Xcelium.
• Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) għall-ittestjar tal-ħardwer.

2.3. Deskrizzjoni Funzjonali
Id-disinn F-tile 25G Ethernet example tikkonsisti minn MAC + PCS + varjant tal-qalba PMA. Id-dijagrammi blokk li ġejjin juru l-komponenti tad-disinn u s-sinjali tal-ogħla livell tal-varjant tal-qalba MAC + PCS + PMA fid-disinn F-tile 25G Ethernet example.
Figura 5. Dijagramma tal-Blokk — F-tile 25G Ethernet Disinn Eżample (MAC+PCS+PMA Core Variant)

2.3.1. Komponenti tad-Disinn
Tabella 4. Komponenti tad-Disinn

Komponent	Deskrizzjoni
F-tajl 25G Ethernet Intel FPGA IP	Tikkonsisti f'MAC, PCS, u Transceiver PHY, bil-konfigurazzjoni li ġejja: • Varjant Core: MAC+PCS+PMA • Jippermetti l-kontroll tal-fluss: Mhux obbligatorju • Ippermetti l-ġenerazzjoni tal-ħsarat fil-link: Mhux obbligatorju • Ippermetti l-passthrough tal-preambolu: Mhux obbligatorju • Ippermetti l-ġbir tal-istatistika: Mhux obbligatorju • Ippermetti l-counters tal-istatistika MAC: Mhux obbligatorju • Frekwenza tal-arloġġ ta' referenza: 156.25 Għad-disinn example bil-karatteristika RS-FEC, il-parametru addizzjonali li ġej huwa kkonfigurat: • Ippermetti RS-FEC: Mhux obbligatorju
F-Tile Referenza u Sistema PLL Arloġġi Intel FPGA IP	L-issettjar tal-editur tal-parametri tal-F-Tile Reference u System PLL Clocks Intel FPGA IP jallinjaw mar-rekwiżiti tal-F-tile 25G Ethernet Intel FPGA IP. Jekk tiġġenera d-disinn example bl-użu Iġġenera Eżample Disinn buttuna fl-editur tal-parametru tal-IP, l-IP instantiates awtomatikament. Jekk inti toħloq id-disinn tiegħek example, trid manwalment tistjanzja dan l-IP u tikkonnettja l-portijiet I/O kollha. Għal informazzjoni dwar dan l-IP, irreferi għal F-Tile Architecture u PMA u FEC Direct PHY IP User Guide.
Loġika tal-klijent	Tikkonsisti fi: • Ġeneratur tat-traffiku, li jiġġenera pakketti tal-fqigħ għall-qalba 25G Ethernet Intel FPGA IP għat-trażmissjoni. • Monitor tat-traffiku, li jimmonitorja l-pakketti tal-fqigħ li jkunu ġejjin mill-qalba tal-IP 25G Ethernet Intel FPGA.
Sors u Sonda	Sinjali tas-sors u tas-sonda, inkluż sinjal ta 'input ta' reset tas-sistema, li tista 'tuża għad-debugging.

Informazzjoni Relatata
F-Tile Architecture u PMA u FEC Direct PHY IP User Guide

Simulazzjoni

It-testbench jibgħat traffiku permezz tal-qalba tal-IP, jeżerċita n-naħa tat-trażmissjoni u r-riċeviment tal-qalba tal-IP.
2.4.1. Testbench
Figura 6. Dijagramma tal-Blokk tal-F-tile 25G Ethernet Intel FPGA IP Design Example Simulazzjoni Testbench

Tabella 5. Komponenti Testbench

Komponent	Deskrizzjoni
Apparat taħt test (DUT)	Il-qalba 25G Ethernet Intel FPGA IP.
Ġeneratur tal-Pakketti Ethernet u Monitor tal-Pakketti	• Packet generator jiġġenera frejms u jittrasmetti lill-DUT. • Packet Monitor jimmonitorja l-mogħdijiet tad-data TX u RX u juri l-frejms fil-console tas-simulatur.
F-Tile Referenza u Sistema PLL Arloġġi Intel FPGA IP	Jiġġenera arloġġi ta 'referenza transceiver u sistema PLL.

2.4.2. Disinn ta' Simulazzjoni Eżample Komponenti
Tabella 6. F-tile 25G Ethernet Disinn Eżample Testbench File Deskrizzjonijiet

File Isem	Deskrizzjoni
Testbench u Simulazzjoni Files
basic_avl_tb_top.v	Testbench tal-ogħla livell file. It-testbench tistanzia d-DUT, iwettaq il-konfigurazzjoni mappjata bil-memorja Avalon® fuq il-komponenti tad-disinn u l-loġika tal-klijent, u jibgħat u jirċievi pakkett lejn jew minn 25G Ethernet Intel FPGA IP.
Testbench Scripts
kompla...

File Isem	Deskrizzjoni
run_vsim.do	L-iskript ModelSim biex iħaddem it-testbench.
run_vcs.sh	L-iskrittura Synopsys VCS biex tmexxi t-testbench.
run_xcelium.sh	L-iskript Cadence Xcelium biex imexxi t-testbench.

2.4.3. Każ tat-Test
Il-każ tat-test ta' simulazzjoni jwettaq l-azzjonijiet li ġejjin:

1. Jistanza F-tile 25G Ethernet Intel FPGA IP u F-Tile Referenza u Sistema PLL Arloġġi Intel FPGA IP.
2. Jistenna l-arloġġ RX u s-sinjal tal-istatus PHY biex joqgħod.
3. Tipprintja l-istatus PHY.
4. Tibgħat u tirċievi 10 data valida.
5. Janalizza r-riżultati. Il-bank tat-test b'suċċess juri "Testbench komplut.".

Is-segwenti sampL-output tal-le juri prova ta' simulazzjoni b'suċċess:

Kumpilazzjoni

Segwi l-proċedura fil-Kompilazzjoni u Konfigurazzjoni tad-Disinn Eżample fil-Hardware biex tiġbor u tikkonfigura d-disinn example fil-ħardwer magħżul.
Tista' tistma l-użu tar-riżorsi u l-Fmax billi tuża d-disinn ta' kumpilazzjoni biss example. Tista' tiġbor id-disinn tiegħek billi tuża l-kmand Start Compilation fuq il-
Menu tal-ipproċessar fis-softwer Intel Quartus Prime Pro Edition. Kumpilazzjoni b'suċċess tiġġenera s-sommarju tar-rapport tal-kumpilazzjoni.
Għal aktar informazzjoni, irreferi għall-Kompilazzjoni tad-Disinn fil-Gwida tal-Utent Intel Quartus Prime Pro Edition.
Informazzjoni Relatata

• Kumpilazzjoni u Konfigurazzjoni tad-Disinn Eżample f'Hardware f'paġna 7
• Kumpilazzjoni tad-Disinn Fil-Gwida għall-Utent Intel Quartus Prime Pro Edition

2.6. Ittestjar tal-Hardware
Fid-disinn tal-ħardwer example, tista 'tipprogramma l-qalba tal-IP fil-modalità loopback tas-serje interna u tiġġenera traffiku fuq in-naħa tat-trażmissjoni li tgħaddi lura min-naħa tar-riċeviment.
Segwi l-proċedura fil-link tal-informazzjoni relatata pprovduta biex tittestja d-disinn example fil-ħardwer magħżul.
Informazzjoni Relatata
Ittestjar tal-F-tile 25G Ethernet Intel FPGA IP Hardware Design Example f'paġna 8
2.6.1. Proċedura tat-Test
Segwi dawn il-passi biex tittestja d-disinn example fil-ħardwer:

1. Qabel ma tmexxi l-ittestjar tal-ħardwer għal dan id-disinn example, trid tirrisettja s-sistema:
   a. Ikklikkja Għodda ➤ għodda Editur tas-Sors & Probes fis-Sistema għall-GUI default tas-Sors u tas-Sonda.
   b. Aqleb is-sinjal ta 'reset tas-sistema (Sors[3:0]) minn 7 għal 8 biex tapplika r-resets u rritorna s-sinjal ta' reset tas-sistema lura għal 7 biex tirrilaxxa s-sistema mill-istat ta 'reset.
   c. Immonitorja s-sinjali tal-Probe u żgura li l-istatus huwa validu.
2. Fil-console tas-sistema, innaviga lejn il-folder hwtest u mexxi l-kmand: source main.tcl biex tagħżel JTAG kaptan. B'mod awtomatiku, l-ewwel JTAG kaptan fuq il-JTAG hija magħżula katina. Biex tagħżel il-JTAG kaptan għal apparati Intel Agilex, mexxi dan il-kmand: set_jtag <number of appropriate JTAG kaptan>. Eżample: sett_jtag 1.
3. Mexxi l-kmandi li ġejjin fil-console tas-sistema biex tibda t-test tas-serje loopback:

Tabella 7. Parametri tal-Kmand

Parametru	Deskrizzjoni	Example Użu
chkphy_status	Juri l-frekwenzi tal-arloġġ u l-istatus tal-lock PHY.	% chkphy_status 0 # Iċċekkja l-istatus tal-link 0
chkmac_stats	Juri l-valuri fil-counters tal-istatistika MAC.	% chkmac_stats 0 # Iċċekkja l-counter tal-istatistika mac tal-link 0
clear_all_stats	Iċċara l-counters tal-istatistika ċentrali tal-IP.	% clear_all_stats 0 # Iċċara l-counter tal-istatistika tal-link 0
start_gen	Jibda l-ġeneratur tal-pakkett.	% start_gen 0 # Ibda l-ġenerazzjoni tal-pakkett fuq il-link 0
stop_gen	Jwaqqaf il-ġeneratur tal-pakkett.	% stop_gen 0 # Waqqaf il-ġenerazzjoni tal-pakkett fuq il-link 0
loop_on	Tixgħel loopback serjali intern.	% loop_on 0 # Ixgħel il-loopback intern fuq il-link 0
loop_off	Itfi loopback serjali intern.	% loop_off 0 # Itfi loopback intern fuq il-link 0
reg_read	Jirritorna l-valur tar-reġistru tal-qalba tal-IP fi .	% reg_read 0x402 # Aqra r-reġistru IP CSR fl-indirizz 402 tal-link 0
reg_write	Jikteb għar-reġistru tal-qalba tal-IP fl-indirizz .	% reg_write 0x401 0x1 # Ikteb 0x1 fir-reġistru scratch IP CSR fl-indirizz 401 tal-link 0

a. Ittajpja loop_on biex tixgħel il-modalità interna tas-serje loopback.
b. Ittajpja chkphy_status biex jiċċekkja l-istatus tal-PHY. L-istatus TXCLK, RXCLK, u RX għandu jkollu l-istess valuri murija hawn taħt għal rabta stabbli:

c. Ittajpja clear_all_stats biex tikklerja r-reġistri tal-istatistika TX u RX.
d. Ittajpja start_gen biex tibda l-ġenerazzjoni tal-pakkett.
e. Ittajpja stop_gen biex twaqqaf il-ġenerazzjoni tal-pakketti.
f. Ittajpja chkmac_stats biex taqra l-counters tal-istatistika TX u RX. Kun żgur li:
i. Il-frejms tal-pakketti trażmessi jaqblu mal-frejms tal-pakketti riċevuti.
ii. L-ebda frames ta 'żball ma huma riċevuti.
g. Ittajpja loop_off biex itfi l-loopback serjali intern.
Figura 7. Sample Output tat-Test-TX u RX Statistics Counters

Storja ta 'Reviżjoni tad-Dokument għal F-tile 25G Ethernet FPGA IP Disinn Example Gwida għall-Utent

Verżjoni tad-Dokument	Verżjoni Intel Quartus Prime	Verżjoni IP	Bidliet
2022.10.14	22.3	1.0.0	Rilaxx inizjali.

Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha skont l-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel, iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi. *Ismijiet u marki oħra jistgħu jiġu mitluba bħala proprjetà ta’ ħaddieħor.
ISO
9001:2015
Reġistrat

Verżjoni Online
Ibgħat Feedback
ID: 750200
Verżjoni: 2022.10.14

Dokumenti / Riżorsi

intel F-Tile 25G Ethernet FPGA IP Disinn Eżample [pdfGwida għall-Utent F-Tile 25G Ethernet FPGA IP Disinn Eżample, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, Disinn IP Example, 750200

Referenzi

• Manwal għall-Utent