FPGA IP
Дизайн ExampПайдаланушы нұсқаулығы
F-Tile 25G Ethernet Intel®
Intel® Quartus® үшін жаңартылған
Prime Design Suite: 22.3
IP нұсқасы: 1.0.0

Жылдам бастау нұсқаулығы

Intel Agilex™ құрылғыларына арналған F-tile 25G Ethernet Intel FPGA IP құрылғысы бұрынғы дизайнды жасау мүмкіндігін береді.ampтаңдалған конфигурацияларға арналған.
Сурет 1. Дизайн Example Қолдану

Каталог құрылымы

Сурет 2. 25G Ethernet Intel FPGA IP Design ExampКаталог құрылымы

• Модельдеу files (тек модельдеу үшін сынақ үстелі) орналасқанample_dir>/мысample_testbench.
• Тек құрастыруға арналған дизайн бұрынғыample орналасқанample_dir>/ compilation_test_design.
• Аппараттық құралдың конфигурациясы және сынағы files (дизайн бұрынғыample in hardware) орналасқанample_dir>/hardware_test_design.

Кесте 1. Каталог және File Сипаттамалар

File Аттар	Сипаттама
eth_ex_25g.qpf	Intel Quartus® Prime жобасы file.
eth_ex_25g.qsf	Intel Quartus Prime жобасының параметрлері file.
eth_ex_25g.sdc	Synopsys дизайн шектеулері file. Мұны көшіруге және өзгертуге болады file жеке 25 Гб Intel FPGA IP негізгі дизайны үшін.
eth_ex_25g.v	Жоғарғы деңгейлі Verilog HDL дизайны, мысалыample file. Бір арналы дизайн Verilog пайдаланады file.
ортақ/	Аппараттық дизайн, мысалыample қолдау files.
hwtest/main.tcl	Негізгі file Жүйе консоліне кіру үшін.

Дизайнды жасау Example

4-сурет. Example F-tile 25G Ethernet Intel FPGA IP параметрінің өңдегішіндегі Дизайн қойындысы

Аппараттық құрал дизайнын жасау үшін мына қадамдарды орындаңызample және testbench:

1. Intel Quartus Prime Pro шығарылымында түймесін басыңыз File ➤ Жаңа Quartus Prime жобасын жасау үшін жаңа жоба шебері немесе File ➤ Қолданыстағы Quartus Prime жобасын ашу үшін Жобаны ашыңыз. Шебер құрылғыны көрсетуді ұсынады.
2. IP каталогында Agilex үшін 25G Ethernet Intel FPGA IP тауып, таңдаңыз. Жаңа IP нұсқасы терезесі пайда болады.
3. IP нұсқаңыздың жоғарғы деңгейлі атауын көрсетіңіз және OK түймесін басыңыз. Параметр өңдегіші жоғарғы деңгейлі .ip қосады file ағымдағы жобаға автоматты түрде. Егер сізге .ip файлын қолмен қосу сұралса file жоба үшін Жоба ➤ Қосу/Жою түймесін басыңыз Fileқосу үшін Жобада s file.
4. Intel Quartus Prime Pro Edition бағдарламалық құралында Құрылғы өрісінде белгілі бір Intel Agilex құрылғысын таңдауыңыз немесе Intel Quartus Prime бағдарламалық құралы ұсынатын әдепкі құрылғыны сақтауыңыз керек.
   Ескерту: Аппараттық дизайн, мысалыample мақсатты тақтадағы құрылғымен таңдауды қайта жазады. Сіз дизайн мәзірінен мақсатты тақтаны көрсетесізample опциялары ExampДизайн қойындысы.
5. OK түймесін басыңыз. Параметр өңдегіші пайда болады.
6. IP қойындысында IP негізгі вариациясының параметрлерін көрсетіңіз.
7. Бұрынғыample Дизайн қойындысы, мысалыample Дизайн Files, сынақ үстелін жасау үшін «Симуляция» опциясын таңдаңыз және аппараттық құрал дизайнын жасау үшін Синтез опциясын таңдаңыз.ampле. Тек Verilog HDL fileлар жасалады.
   Ескерту: Функционалды VHDL IP ядросы қол жетімді емес. IP негізгі дизайны үшін тек Verilog HDL параметрін көрсетіңіз, мысалыampле.
8. Target Development Kit үшін Agilex I-series Transceiver-SoC Dev Kit таңдаңыз
9. Жасау түймесін басыңызampДизайн түймесі. Select Example Design Directory терезесі пайда болады.
10. Егер дизайнды өзгерткіңіз келсе, бұрынғыample каталог жолы немесе көрсетілген әдепкі параметрлерден атауы (alt_e25_f_0_example_design), жаңа жолға өтіңіз және жаңа дизайнды теріңіз example каталог атауы (ample_dir>).
11. OK түймесін басыңыз.

1.2.1. Дизайн Example Параметрлер
2-кесте. Параметрлер ExampДизайн қойындысы

Параметр	Сипаттама
Example Дизайн	Қол жетімді эксampIP параметрінің параметрлеріне арналған дизайн. Тек бір арналы бұрынғыampБұл IP үшін дизайнға қолдау көрсетіледі.
Example Дизайн Files	The files әртүрлі даму фазасына арналған. • Модельдеу—қажетті жасайды files бұрынғы модельдеу үшінample дизайн. • Синтез — синтезді тудырады fileс. Мыналарды қолданыңыз files аппараттық құралдарды сынау үшін Intel Quartus Prime Pro Edition бағдарламалық құралында дизайнды құрастыру және статикалық уақыт талдауын орындау үшін.
Жасау File Формат	RTL форматы files модельдеу үшін — Verilog.
Тақтаны таңдаңыз	Жобаны жүзеге асыру үшін қолдау көрсетілетін аппараттық құрал. Intel FPGA әзірлеу тақтасын таңдаған кезде AGIB027R31B1E2VRO құрылғысын дизайн үшін мақсатты құрылғы ретінде пайдаланыңыз.ampұрпақ. Agilex I-series Transceiver-SoC Dev Kit: Бұл опция дизайнды сынауға мүмкіндік бередіample таңдалған Intel FPGA IP әзірлеу жинағында. Бұл опция AGIB027R31B1E2VRO мақсатты құрылғысын автоматты түрде таңдайды. Тақта нұсқасының басқа құрылғы дәрежесі болса, мақсатты құрылғыны өзгертуге болады. Ешбірі: Бұл опция дизайнның аппараттық аспектілерін жоққа шығарадыampле.

1.3. Тақта жасау Files

Қолдау-логикалық генерация - бұл плиткаға қатысты генерациялау үшін пайдаланылатын алдын ала синтез қадамы fileсимуляция және аппараттық дизайн үшін қажет. Плитка жасау барлығына қажет
F-плиткаға негізделген дизайн модельдеулері. Модельдеу алдында осы қадамды аяқтау керек.

1. Пәрмен жолында бұрынғы нұсқаңыздағы compilation_test_design қалтасына өтіңізampДизайн: CD /компиляция_сынақ_дизайн.
2. Келесі пәрменді іске қосыңыз: quartus_tlg alt_eth_25g

1.4. F-tile 25G Ethernet Intel FPGA IP дизайнын модельдеу 
Example Testbench
Пәрмен жолынан модельдеу сценарийін іске қосу арқылы дизайнды құрастыруға және модельдеуге болады.

1. Пәрмен жолында testbench модельдейтін жұмыс каталогын өзгертіңіз: cdample_dir>/ex_25g/sim.
2. IP орнату симуляциясын іске қосыңыз:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Кесте 3. Testbench модельдеу қадамдары

Симулятор	Нұсқаулар
VCS*	Пәрмен жолында sh run_vcs.sh деп теріңіз
QuestaSim*	Пәрмен жолында vsim -do run_vsim.do -log деп теріңізfile vsim.log QuestaSim графикалық интерфейсін ашпай модельдеуді қаласаңыз, vsim -c -do run_vsim.do -log деп теріңіз.file vsim.log
Cadence -Xcelium*	Пәрмен жолында sh run_xcelium.sh деп теріңіз

Сәтті модельдеу келесі хабарламамен аяқталады:
Модельдеу өтті. немесе Testbench аяқталды.
Сәтті аяқталғаннан кейін нәтижелерді талдауға болады.
1.5. Дизайнды құрастыру және конфигурациялау ExampАппараттық құралда
25G Ethernet Intel FPGA IP негізгі параметр өңдегіші бұрынғы дизайнды құрастыруға және конфигурациялауға мүмкіндік береді.ampмақсатты дамыту жинағында.

Дизайнды құрастыру және конфигурациялау үшін, мысалыampаппараттық құралда мына қадамдарды орындаңыз:

1. Intel Quartus Prime Pro Edition бағдарламалық құралын іске қосыңыз және дизайнды құрастыру үшін Өңдеу ➤ Компиляцияны бастау опциясын таңдаңыз.
2. SRAM нысанын жасағаннан кейін file .sof, аппараттық құрал дизайнын бағдарламалау үшін мына қадамдарды орындаңыз, мысалыampIntel Agilex құрылғысында:
   а. Құралдар мәзірінде Бағдарламалаушы түймесін басыңыз.
   б. Бағдарламалаушыда Аппараттық құралды орнату түймесін басыңыз.
   в. Бағдарламалау құрылғысын таңдаңыз.
   г. Intel Agilex тақтасын таңдап, Intel Quartus Prime Pro Edition сеансына қосыңыз.
   e. Mode J күйіне орнатылғанына көз жеткізіңізTAG.
   f. Intel Agilex құрылғысын таңдап, Add Device түймесін басыңыз. Бағдарламалаушы көрсетіледі
   тақтадағы құрылғылар арасындағы қосылымдардың блок диаграммасы.
   g. .sof жолында .sof ұяшығына белгі қойыңыз.
   h. Бағдарлама/конфигурация бағанындағы құсбелгіні қойыңыз.
   мен. Бастау түймесін басыңыз.

1.6. F-tile 25G Ethernet Intel FPGA IP аппараттық құрылымын сынау Мысample
F-тили 25G Ethernet Intel FPGA IP негізгі дизайнын құрастырғаннан кейін, мысалыample және оны Intel Agilex құрылғысында конфигурациялаңыз, IP өзегін бағдарламалау үшін жүйелік консолді пайдалануға болады.
Жүйе консолін қосу және аппараттық құрал дизайнын тексеру үшін, мысалыample, мына қадамдарды орындаңыз:

1. Intel Quartus Prime Pro Edition бағдарламалық құралында Құралдар ➤ Жүйе тармағын таңдаңыз
   Түзету құралдары ➤ Жүйе консолін іске қосу үшін Жүйе консолі.
2. Каталогты / hardware_test_design/hwtest етіп өзгерту үшін Tcl Console тақтасында cd hwtest теріңіз.
3. J қосылымын ашу үшін source main.tcl теріңізTAG шебер.

Дизайндың Аппараттық құралдарды сынау бөліміндегі сынақ процедурасын орындаңыз, мысалыampЖүйе консолінде сынақ нәтижелерін қараңыз.

F-tille 25G Ethernet дизайны ExampIntel Agilex құрылғыларына арналған

F-tile 25G Ethernet дизайны бұрынғыample 25G Ethernet Intel FPGA IP ядросын пайдаланатын Intel Agilex құрылғыларына арналған Ethernet шешімін көрсетеді.
Дизайнды жасаңыз, мысалыampбұрынғыдан леample 25G Ethernet Intel FPGA IP параметр өңдегішінің Дизайн қойындысы. Сондай-ақ дизайнды бар немесе онсыз жасауды таңдауға болады
Reed-Solomon Forward Error Correction (RS-FEC) мүмкіндігі.
2.1. Ерекшеліктер

• 25G-де жұмыс істейтін жалғыз Ethernet арнасын қолдайды.
• Дизайнды жасайды, мысалыampRS-FEC мүмкіндігі бар.
• Testbench және симуляция сценарийін қамтамасыз етеді.
• IP конфигурациясына негізделген F-Tile анықтамасын және жүйелік PLL сағаттарын Intel FPGA IP жасайды.

2.2. Аппараттық және бағдарламалық қамтамасыз ету талаптары
Intel корпорациясы дизайнды сынау үшін келесі аппараттық және бағдарламалық құралды пайдаланадыampLinux жүйесінде:

• Intel Quartus Prime Pro Edition бағдарламалық құралы.
• Siemens* EDA QuestaSim, Synopsys* VCS және Cadence Xcelium симуляторы.
• Аппараттық құралдарды сынауға арналған Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO).

2.3. Функционалды сипаттама
F-tile 25G Ethernet дизайны бұрынғыample MAC+PCS+PMA негізгі нұсқасынан тұрады. Келесі блок диаграммалар F-tile 25G Ethernet дизайнындағы MAC+PCS+PMA негізгі нұсқасының дизайн құрамдас бөліктері мен жоғарғы деңгейлі сигналдарын көрсетеді.ampле.
5-сурет. Блок диаграммасы—F-tile 25G Ethernet дизайны Example (MAC+PCS+PMA негізгі нұсқасы)

2.3.1. Дизайн компоненттері
4-кесте. Дизайн компоненттері

Құрамдас	Сипаттама
F-тақта 25G Ethernet Intel FPGA IP	Келесі конфигурациямен MAC, PCS және трансивер PHY тұрады: • Негізгі нұсқа: MAC+PCS+PMA • Ағынды басқаруды қосыңыз: Қосымша • Сілтеме ақауларын жасауды қосыңыз: Қосымша • Преамбула арқылы өтуді қосыңыз: Қосымша • Статистикалық жинақты қосыңыз: Қосымша • MAC статистикалық есептегіштерін қосыңыз: Қосымша • Анықтамалық тактілік жиілік: 156.25 Дизайн үшін, мысалыampRS-FEC мүмкіндігімен келесі қосымша параметр конфигурацияланады: • RS-FEC қосыңыз: Қосымша
F-Tile анықтамасы және жүйелік PLL сағаттары Intel FPGA IP	F-Tile Reference және System PLL Clocks Intel FPGA IP параметр өңдегішінің параметрлері F-tile 25G Ethernet Intel FPGA IP талаптарына сәйкес келеді. Егер сіз дизайнды жасасаңыз, бұрынғыampпайдаланамын Жасау Example Дизайн IP параметрінің өңдегішіндегі түймешігін басыңыз, IP автоматты түрде жасалады. Егер сіз өзіңіздің дизайныңызды жасасаңыз, бұрынғыample, бұл IP-ны қолмен жасау керек және барлық енгізу/шығару порттарын қосу керек. Бұл IP туралы ақпаратты қараңыз F-Tile Architecture және PMA және FEC Direct PHY IP пайдаланушы нұсқаулығы.
Клиент логикасы	Құрамында: • Тасымалдау үшін 25G Ethernet Intel FPGA IP өзегіне жарылыс пакеттерін жасайтын трафик генераторы. • 25G Ethernet Intel FPGA IP ядросынан келетін жарылу пакеттерін бақылайтын трафик мониторы.
Дереккөз және зерттеу	Түзету үшін пайдалануға болатын бастапқы және зонд сигналдары, соның ішінде жүйені қалпына келтіру кіріс сигналы.

Қатысты ақпарат
F-Tile Architecture және PMA және FEC Direct PHY IP пайдаланушы нұсқаулығы

Модельдеу

Testbench трафикті IP өзегі арқылы жібереді, IP ядросының жіберу және қабылдау жағын жүзеге асырады.
2.4.1. Сынақ үстелі
Сурет 6. F-tile 25G Ethernet Intel FPGA IP дизайнының блок диаграммасы Example Simulation Testbench

Кесте 5. Testbench компоненттері

Құрамдас	Сипаттама
Сынақтағы құрылғы (DUT)	25G Ethernet Intel FPGA IP ядросы.
Ethernet пакеттік генераторы және пакеттік монитор	• Пакет генераторы кадрларды жасайды және DUT-ке жібереді. • Пакет мониторы TX және RX деректер жолдарын бақылайды және тренажер консоліндегі кадрларды көрсетеді.
F-Tile анықтамасы және жүйелік PLL сағаттары Intel FPGA IP	Трансивер және жүйелік PLL анықтамалық сағаттарын жасайды.

2.4.2. Модельдеу дизайны Example Құрамдас бөліктер
Кесте 6. F-тақта 25G Ethernet дизайны Мысample Testbench File Сипаттамалар

File Аты	Сипаттама
Testbench және симуляция Files
basic_avl_tb_top.v	Жоғарғы деңгейдегі сынақ алаңы file. Testbench DUT нұсқасын жасайды, дизайн құрамдастары мен клиент логикасында Avalon® жадымен салыстырылған конфигурацияны орындайды және пакетті 25G Ethernet Intel FPGA IP желісіне немесе одан жібереді және қабылдайды.
Testbench сценарийлері
жалғасы...

File Аты	Сипаттама
run_vsim.do	Testbench іске қосу үшін ModelSim сценарийі.
run_vcs.sh	Testbench іске қосу үшін Synopsys VCS сценарийі.
run_xcelium.sh	Testbench іске қосу үшін Cadence Xcelium сценарийі.

2.4.3. Сынақ оқиғасы
Модельдеу сынақ жағдайы келесі әрекеттерді орындайды:

1. F-tile 25G Ethernet Intel FPGA IP және F-Tile анықтамасы мен PLL жүйесінің Intel FPGA IP сағаттарын жасайды.
2. RX сағаты мен PHY күй сигналының реттелуін күтеді.
3. PHY күйін басып шығарады.
4. 10 жарамды деректерді жібереді және қабылдайды.
5. Нәтижелерді талдайды. Сәтті сынақ үстелі «Testbench аяқталды.» көрсетеді.

Келесі сample шығысы сәтті модельдеу сынағының іске қосылуын көрсетеді:

Құрастыру

Дизайнды құрастыру және конфигурациялау бөліміндегі процедураны орындаңыз ExampДизайнды құрастыру және конфигурациялау үшін Жабдықтағы leample таңдалған жабдықта.
Тек компиляцияға арналған дизайнды пайдаланып, ресурстарды пайдалануды және Fmax мәнін бағалауға боладыampле. Құрастыруды бастау пәрмені арқылы дизайнды құрастыруға болады
Intel Quartus Prime Pro Edition бағдарламалық құралындағы өңдеу мәзірі. Сәтті құрастыру жинақ есебінің қорытындысын жасайды.
Қосымша ақпаратты Intel Quartus Prime Pro Edition пайдаланушы нұсқаулығындағы Дизайн жинағы бөлімінен қараңыз.
Қатысты ақпарат

• Дизайнды құрастыру және конфигурациялау Example Аппараттық құрал 7-бетте
• Intel Quartus Prime Pro Edition пайдаланушы нұсқаулығындағы дизайн жинағы

2.6. Аппараттық құралдарды тексеру
Аппараттық дизайнда, мысалыample, сіз IP өзегін ішкі сериялық кері цикл режимінде бағдарламалай аласыз және қабылдау жағында кері айналдыратын жіберу жағында трафикті жасай аласыз.
Дизайнды сынау үшін берілген қатысты ақпарат сілтемесіндегі процедураны орындаңызample таңдалған жабдықта.
Қатысты ақпарат
F-tile 25G Ethernet Intel FPGA IP аппараттық құралын сынау Мысалыamp8 бетте
2.6.1. Сынақ процедурасы
Дизайнды тексеру үшін мына қадамдарды орындаңызampаппараттық құралда:

1. Осы дизайн үшін аппараттық құралды тексеруді іске қоспас бұрын, мысалыample, сіз жүйені қалпына келтіруіңіз керек:
   а. Әдепкі Source and Probe GUI үшін Құралдар ➤ In-System Sources & Probes Editor құралын басыңыз.
   б. Қалпына келтіруді қолдану үшін жүйені қалпына келтіру сигналын (Көз[3:0]) 7-ден 8-ге ауыстырыңыз және жүйені қалпына келтіру күйінен босату үшін жүйені қалпына келтіру сигналын 7-ге қайтарыңыз.
   в. Зонд сигналдарын бақылаңыз және күйдің жарамды екенін тексеріңіз.
2. Жүйе консолінде hwtest қалтасына өтіп, J таңдау үшін main.tcl көзі пәрменін іске қосыңыз.TAG шебер. Әдепкі бойынша бірінші ДжTAG шебері ДжTAG тізбек таңдалады. J таңдау үшінTAG Intel Agilex құрылғыларына арналған мастер, мына пәрменді іске қосыңыз: set_jtag <сәйкес J саныTAG шебер>. Мысалыample: set_jtag 1.
3. Сериялық кері кері сынақты бастау үшін жүйелік консолде келесі пәрмендерді орындаңыз:

Кесте 7. Пәрмен параметрлері

Параметр	Сипаттама	Example Қолдану
chkphy_status	Сағат жиіліктерін және PHY құлыптау күйін көрсетеді.	% chkphy_status 0 # 0 сілтеме күйін тексеріңіз
chkmac_stats	MAC статистика есептегіштеріндегі мәндерді көрсетеді.	% chkmac_stats 0 # 0 сілтемесінің mac статистикасының есептегішін тексереді
барлық_статтарды_тазалау	IP негізгі статистика есептегіштерін тазартады.	% clear_all_stats 0 # 0 сілтемесінің статистикалық есептегішін өшіреді
бастау_ген	Пакет генераторын іске қосады.	% start_gen 0 # 0 сілтемесінде пакетті генерациялауды бастаңыз
тоқтату_ген	Пакет генераторын тоқтатады.	% stop_gen 0 # 0 сілтемесінде пакетті құруды тоқтату
цикл_қосу	Ішкі сериялық кері циклді қосады.	% loop_on 0 # 0 сілтемесінде ішкі кері кері қайтаруды қосыңыз
цикл_өшіру	Ішкі сериялық кері циклді өшіреді.	% loop_off 0 # 0 сілтемесінде ішкі кері кері қайтаруды өшіріңіз
reg_read	IP негізгі регистрінің мәнін қайтарады .	% reg_read 0x402 # 402 сілтемесінің 0 мекенжайындағы IP CSR тізілімін оқыңыз
reg_write	жазады мекенжайы бойынша IP негізгі тізіліміне .	% reg_write 0x401 0x1 # 0 сілтемесінің 1 мекенжайындағы IP CSR скретч регистріне 401x0 жазыңыз

а. loop_on деп теріңіз ішкі сериялық кері цикл режимін қосу үшін.
б. chkphy_status теріңіз PHY күйін тексеру үшін. TXCLK, RXCLK және RX күйі тұрақты сілтеме үшін төменде көрсетілген мәндерге ие болуы керек:

в. Барлық_статтарды_тазалау деп теріңіз TX және RX статистикалық регистрлерін тазалау үшін.
г. start_gen деп теріңіз пакеттерді генерациялауды бастау үшін.
e. stop_gen теріңіз пакеттердің генерациясын тоқтату үшін.
f. chkmac_stats теріңіз TX және RX статистикалық есептегіштерін оқу үшін. Мынаны тексеріңіз:
мен. Жіберілген пакеттік кадрлар қабылданған пакеттік кадрлармен сәйкес келеді.
ii. Ешқандай қате жақтаулары алынбайды.
g. Loop_off теріңіз ішкі сериялық кері циклды өшіру үшін.
7-сурет. Sample Test Output—TX және RX статистикалық есептегіштері

F-tile 25G Ethernet FPGA IP дизайнына арналған құжатты қайта қарау тарихы ExampПайдаланушы нұсқаулығы

Құжат нұсқасы	Intel Quartus Prime нұсқасы	IP нұсқасы	Өзгерістер
2022.10.14	22.3	1.0.0	Бастапқы шығарылым.

Intel корпорациясы. Барлық құқықтар сақталған. Intel, Intel логотипі және басқа Intel белгілері Intel корпорациясының немесе оның еншілес компанияларының сауда белгілері болып табылады. Intel өзінің FPGA және жартылай өткізгіш өнімдерінің Intel стандартты кепілдігіне сәйкес ағымдағы техникалық сипаттамаларға сәйкес орындалуына кепілдік береді, бірақ кез келген өнімдер мен қызметтерге кез келген уақытта ескертусіз өзгертулер енгізу құқығын өзіне қалдырады. Intel жазбаша түрде тікелей келіскен жағдайларды қоспағанда, Intel компаниясы осы құжатта сипатталған кез келген ақпаратты, өнімді немесе қызметті қолданудан немесе пайдаланудан туындайтын жауапкершілікті немесе жауапкершілікті өз мойнына алмайды. Intel тұтынушыларына жарияланған ақпаратқа сенбес бұрын және өнімдерге немесе қызметтерге тапсырыс бермес бұрын құрылғы сипаттамаларының соңғы нұсқасын алу ұсынылады. *Басқа атаулар мен брендтер басқалардың меншігі ретінде талап етілуі мүмкін.
ISO
9001:2015
Тіркелген

Онлайн нұсқасы
Кері байланыс жіберу
ID: 750200
Нұсқа: 2022.10.14

Құжаттар / Ресурстар

intel F-Tile 25G Ethernet FPGA IP Design Example [pdf] Пайдаланушы нұсқаулығы F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Exampле, 750200

Анықтамалар

• Пайдаланушы нұсқаулығы