FPGA IP
Design Example Rêbernameya Bikarhêner
F-Tile 25G Ethernet Intel®
Ji bo Intel® Quartus® ve hatî nûve kirin
Komkara Sêwirana Serokwezîr: 22.3
Guhertoya IP: 1.0.0

Rêbernameya Destpêka Zû

F-tile 25G Ethernet Intel FPGA IP-ya ji bo cîhazên Intel Agilex™ şiyana afirandina sêwirana ex-ê peyda dike.amples ji bo veavakirina hilbijartî.
Figure 1. Design Example Bikaranîna

Structure Directory

jimar 2. 25G Ethernet Intel FPGA IP Design Example Structure Directory

• The simulation files (tenê ji bo simulasyonê testê) tê de cih digirinample_dir>/example_testbench.
• Sêwirana tenê-berhevkirin example tê de yeample_dir>/ compilation_test_design.
• Veavakirin û ceribandina hardware files (sêwirana berêample di hardware) de cih digirinample_dir>/hardware_test_design.

Tablo 1. Derhêner û File Danasîn

File Navên	Terîf
eth_ex_25g.qpf	Projeya Intel Quartus® Prime file.
eth_ex_25g.qsf	Mîhengên projeya Intel Quartus Prime file.
eth_ex_25g.sdc	Astengiyên Sêwirana Synopsys file. Hûn dikarin vê kopî bikin û biguherînin file ji bo sêwirana bingehîn a xweya 25GbE Intel FPGA IP.
eth_ex_25g.v	Sêwirana Verilog HDL-a asta jorîn example file. Sêwirana yek-kanal Verilog bikar tîne file.
hevre/	Hardware design examppiştgiriya le files.
hwtest/main.tcl	Ser file ji bo gihîştina Konsola Sîstemê.

Hilberîna Design Example

jimar 4. Example Sêwirana Tabê di F-tile 25G Ethernet Intel FPGA IP Edîtorê Parametreyê de

Van gavan bişopînin da ku berê sêwirana hardware-yê biafirîninample û testbench:

1. Di Intel Quartus Prime Pro Edition de, bikirtînin File ➤ New Project Wizard ji bo afirandina projeyek Quartus Prime ya nû, an File ➤ Projeyek vekin da ku projeyek Quartus Prime ya heyî vekin. Wizard ji we re dipirse ku hûn amûrek diyar bikin.
2. Di Kataloga IP-yê de, 25G Ethernet Intel FPGA IP-ya ji bo Agilex-ê bibînin û hilbijêrin. Paceya Guhertina IP-ya Nû xuya dike.
3. Ji bo guhertoya IP-ya xwe navek asta jorîn diyar bikin û OK bikirtînin. Edîtorê parametreyê .ip-a asta jorîn zêde dike file ji bo projeya heyî bixweber. Heke ji we tê xwestin ku hûn bi destan .ip zêde bikin file ji bo projeyê, Projeyê bikirtînin ➤ Zêde / Rake Files di Projeyê de ji bo lê zêde bike file.
4. Di nermalava Intel Quartus Prime Pro Edition de, divê hûn di qada Device de amûrek taybetî ya Intel Agilex hilbijêrin, an jî amûra xwerû ya ku nermalava Intel Quartus Prime pêşniyar dike biparêze.
   Not: Sêwirana hardware example hilbijartina bi cîhaza li ser forumê hedef dinivîse. Hûn panela armancê ji menuya sêwiranê ex-ê diyar dikinampvebijarkên le li Example Sêwirana tabê.
5. OK bitikîne. Edîtorê parametreyê xuya dike.
6. Li ser tabloya IP-ê, pîvanên ji bo guhertoya bingehîn a IP-ya xwe diyar bikin.
7. Li ser Example Sêwirana tab, ji bo Example Design Files, vebijarka Simulasyonê hilbijêrin da ku qada testê çêbike, û vebijarka Sentezê hilbijêrin ku sêwirana hardware ex-ê çêbikeample. Tenê Verilog HDL files têne çêkirin.
   Not: Corek IP-ya VHDL ya fonksiyonel tune. Ji bo sêwirana bingehîn a IP-ya xwe tenê Verilog HDL destnîşan bikinample.
8. Ji bo Kit Pêşveçûna Armancê, Agilex I-series Transceiver-SoC Dev Kit hilbijêrin
9. Bikirtînin Generate Example bişkojka Design. Hilbijêre Example pencereya Pelrêça Designê xuya dike.
10. Heke hûn dixwazin sêwiranê biguherînin exampRêya pelrêça an navê ji pêşnumayên ku têne xuyang kirin (alt_e25_f_0_example_design), li riya nû bigerin û sêwirana nû ex-ê binivîsinampnavê pelrêça (ample_dir>).
11. OK bitikîne.

1.2.1. Design Example Parametreyên
Tablo 2. Parametreyên li Example Design Tab

Parametre	Terîf
Example Design	Berdest eampji bo mîhengên parametreyên IP-ê sêwiran dike. Tenê yek-kanal example design ji bo vê IP-ê tê piştgirî kirin.
Example Design Files	Ew files ji bo qonaxa pêşkeftina cihêreng çêbikin. • Simulasyon-hewceyan çêdike files ji bo simulasyona example design. • Sentez- sentezê çêdike files. Vana bikar bînin files ku sêwiranê di nermalava Intel Quartus Prime Pro Edition de ji bo ceribandina hardware berhev bike û analîza demjimêra statîk bike.
Xûlqkirin File Çap	Formata RTL files ji bo simulasyonê-Verilog.
Lijneya Hilbijêre	Ji bo pêkanîna sêwiranê hardware piştgirî kirin. Gava ku hûn panelek pêşkeftina Intel FPGA hilbijêrin, cîhaza AGIB027R31B1E2VRO wekî Amûra Armanc ji bo sêwiranê berê bikar bînin.ample nifşê. Agilex I-series Transceiver-SoC Dev Kit: Ev vebijark dihêle hûn sêwirana ex-ê ceribandinê bikinampli ser kîteya pêşkeftina IP-ya Intel FPGA ya hilbijartî heye. Ev vebijark bixweber Amûra Armanca AGIB027R31B1E2VRO hildibijêre. Ger guhertoya panela we pola amûrek cihêreng heye, hûn dikarin cîhaza armanc biguhezînin. Netû: Ev vebijark ji bo sêwirana ex-ê aliyên hardware derdixe holêample.

1.3. Hilberîna Tile Files

Nifşa Piştgir-Mantîk gavek pêş-sentezê ye ku ji bo hilberandina pê-girêdayî tê bikar anîn files ji bo simulasyon û sêwirana hardware hewce ye. Nifşê tile ji bo hemûyan pêwîst e
Simulasyonên sêwiranê yên li ser bingeha F-tile. Divê hûn vê gavê berî simulasyonê temam bikin.

1. Di fermana fermanê de, li peldanka compilation_test_design ya berê xwe bigerinample design: cd /compilation_test_design.
2. Fermana jêrîn bicîh bikin: quartus_tlg alt_eth_25g

1.4. Simulasyona F-tile 25G Ethernet Intel FPGA Sêwirana IP 
Example Testbench
Hûn dikarin sêwiranê bi xebitandina skrîptek simulasyonê ya ji rêzika fermanê berhev bikin û simul bikin.

1. Di rêzika fermanê de, pelrêça xebatê ya simulasyona testbench biguhezînin: cdample_dir>/ex_25g/sim.
2. Simulasyona sazkirina IP-yê bixebitîne:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tablo 3. Gavên Simulasyona Testbench

Simulator	Instructions
VCS*	Di rêzika fermanê de, sh run_vcs.sh binivîsin
QuestaSim*	Di rêzika fermanê de, vsim -do run_vsim.do -log binivîsinfile vsim.log Ger hûn tercîh dikin ku bêyî vekirina QuestaSim GUI-yê simulasyonê bikin, vsim -c -do run_vsim.do -log binivîsin.file vsim.log
Cadence -Xcelium*	Di rêzika fermanê de, sh run_xcelium.sh binivîsin

Simulasyonek serketî bi peyama jêrîn bi dawî dibe:
Simulasyon derbas bû. an Testbench temam.
Piştî qedandina serketî, hûn dikarin encaman analîz bikin.
1.5. Berhevkirin û Vesazkirina Sêwiranê Example di Hardware
Edîtorê Parametreya bingehîn a 25G Ethernet Intel FPGA IP dihêle hûn sêwirana ex-ê berhev û mîheng bikin.ample li ser kîteyek pêşveçûna armancê.

Ji bo berhevkirin û mîhengkirina sêwiranek exampli ser hardware, van gavan bişopînin:

1. Nermalava Intel Quartus Prime Pro Edition bidin destpêkirin û ji bo berhevkirina sêwiranê Pêvajo ➤ Destpêk Berhevkirinê hilbijêrin.
2. Piştî ku hûn hêmanek SRAM çêbikin file .sof, van gavan bişopînin da ku berê sêwirana hardware bername bikinampli ser cîhaza Intel Agilex:
   yek. Li ser menuya Amûran, Bernamesaz bikirtînin.
   b. Di Bernameçêkerê de, bikirtînin Setup Hardware.
   c. Amûrek bernamekirinê hilbijêrin.
   d. Panela Intel Agilex-ê li danişîna xweya Intel Quartus Prime Pro Edition hilbijêrin û lê zêde bikin.
   e. Piştrast bikin ku Mode li J hatiye danînTAG.
   f. Amûra Intel Agilex hilbijêrin û lê zêde bike Amûra bikirtînin. Bernameçêker nîşan dide
   diagramek blokê ya girêdanên di navbera cîhazên li ser panela we de.
   g. Di rêza bi .sofê xwe de, qutiya .sofê kontrol bikin.
   h. Qutiya di stûna Bername / Veavakirinê de kontrol bikin.
   ez. Destpêk bikirtînin.

1.6. Ceribandina F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
Piştî ku hûn sêwirana bingehîn a F-tile 25G Ethernet Intel FPGA IP-yê berê berhev dikinamplê û wê li ser cîhaza xweya Intel Agilex mîheng bikin, hûn dikarin Konsola Pergalê bikar bînin da ku bingeha IP-yê bername bikin.
Ji bo vekirina Konsola Pergalê û ceribandina sêwirana hardware example, van gavan bişopînin:

1. Di nermalava Intel Quartus Prime Pro Edition de, Amûr ➤ Pergal hilbijêrin
   Amûrên Debugkirinê ➤ Konsola Pergalê ji bo destpêkirina konsolê pergalê.
2. Di pencereya Tcl Console de, cd hwtest binivîsin da ku pelrêçê biguherînin / hardware_test_design/hwtest.
3. Çavkaniya main.tcl binivîsin da ku pêwendiyek bi J re vekinTAG mamoste.

Pêvajoya ceribandinê ya di beşa Testkirina Hardware ya sêwiranê de bişopîninample û encamên testê di Konsola Pergalê de bişopînin.

F-tile 25G Ethernet Design Example ji bo Amûrên Intel Agilex

Sêwirana Ethernet F-tile 25G example çareseriyek Ethernet ji bo cîhazên Intel Agilex-ê ku 25G Ethernet Intel FPGA IP-ya bingehîn bikar tîne destnîşan dike.
Sêwirana berê biafirîninample ji Examptabloya sêwiranê ya edîtorê parametreya IP-ya 25G Ethernet Intel FPGA. Her weha hûn dikarin hilbijêrin ku sêwiranê bi an bêyî hilber bikin
taybetmendiya Reed-Solomon Serrastkirina Çewtiya Pêşverû (RS-FEC).
2.1. Taybetmendî

• Piştgiriya kanalek Ethernet a yekane ku li 25G dixebite.
• Pêşîn sêwiranê diafirîneample bi taybetmendiya RS-FEC.
• Testbench û skrîpta simulasyonê peyda dike.
• Referansa F-Tile û Sîstema PLL Saetên Intel FPGA IP-ya li ser bingeha veavakirina IP-yê destnîşan dike.

2.2. Pêdiviyên Hardware û Nermalavê
Intel ji bo ceribandina sêwirana berê hardware û nermalava jêrîn bikar tîneampdi pergalek Linux de:

• nermalava Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsys* VCS, û simulatora Cadence Xcelium.
• Intel Agilex I-series Transceiver-SoC Kit (AGIB027R31B1E2VRO) ji bo ceribandina hardware.

2.3. Danasîna fonksîyonel
Sêwirana Ethernet F-tile 25G exampEw ji guhertoya bingehîn a MAC + PCS + PMA pêk tê. Diagramên blokê yên jêrîn hêmanên sêwiranê û sînyalên asta jorîn ên guhertoya bingehîn a MAC+PCS+PMA di sêwirana Ethernet-a F-tile 25G de nîşan didin.ample.
jimar 5. Block Diagram-F-tile 25G Ethernet Design Example (MAC+PCS+PMA Core Guherto)

2.3.1. Components Design
Tablo 4. Components Design

Perçe	Terîf
F-tile 25G Ethernet Intel FPGA IP	Ji MAC, PCS, û Transceiver PHY, bi veavakirina jêrîn pêk tê: • Core Variant: MAC+PCS+PMA • Kontrola herikê çalak bike: Bijarî • Hilberîna xeletiya girêdanê çalak bike: Bijarî • Derbasbûna pêşgotinê çalak bike: Bijarî • Komkirina îstatîstîkê çalak bike: Bijarî • Hejmarên statîstîkên MAC-ê çalak bikin: Bijarî • Frekansa demjimêra referansê: 156.25 Ji bo sêwiranê exampBi taybetmendiya RS-FEC, pîvana din a jêrîn tê mîheng kirin: • RS-FEC çalak bike: Bijarî
F-Tile Reference û Pergala PLL Saetên Intel FPGA IP	Mîhengên edîtorê Parametreya Edîtorê ya F-Tile û Sîstema PLL Saetên Intel FPGA IP bi hewcedariyên F-tile 25G Ethernet Intel FPGA IP re hevaheng in. Ger hûn sêwirana berê biafirîninample bi kar tînin Hilberînin Example Design bişkojka di edîtorê parametreya IP-ê de, IP bixweber destnîşan dike. Ger hûn sêwirana xwe ya berê biafirîninamplê, divê hûn bi desta vê IP-ê destnîşan bikin û hemî portên I/O ve girêdin. Ji bo agahdariya li ser vê IP-ê, serî lê bidin F-Tile Architecture û PMA û FEC Direct PHY IP Rêbernameya Bikarhêner.
Mantiqa Client	Ji: • Generatorê trafîkê, ku ji bo veguheztinê pakêtên teqemenî li ser bingeha IP-ya 25G Ethernet Intel FPGA diafirîne. • Çavdêriya trafîkê, ku pakêtên teqemenî yên ku ji core IP-ya 25G Ethernet Intel FPGA têne dişopîne.
Çavkanî û Probe	Nîşaneyên çavkanî û lêkolînê, tevî sînyala têketina vesazkirina pergalê, ku hûn dikarin ji bo debugkirinê bikar bînin.

Information Related
F-Tile Architecture û PMA û FEC Direct PHY IP Rêbernameya Bikarhêner

Simulasyon

Testbench seyrûseferê bi navika IP-yê re dişîne, aliyê veguheztinê û wergirtinê yê navika IP-ê dixebitîne.
2.4.1. Testbench
Figure 6. Block Diagram of the F-tile 25G Ethernet Intel FPGA IP Design Example Simulation Testbench

Table 5. Components Testbench

Perçe	Terîf
Amûra di bin ceribandinê de (DUT)	25G Ethernet Intel FPGA IP-ya bingehîn.
Generatorê Pakêta Ethernet û Çavdêriya Pakêtê	• Çêkera pakêtê çarçoweyan çêdike û dişîne DUT. • Packet Monitor rêgezên daneya TX û RX dişopîne û çarçoveyên di konsolê simulatorê de nîşan dide.
F-Tile Reference û Pergala PLL Saetên Intel FPGA IP	Demjimêrên referansê yên transceiver û pergalê PLL çêdike.

2.4.2. Sêwirana Simulasyonê Example Components
Tablo 6. F-tile 25G Ethernet Design Example Testbench File Danasîn

File Nav	Terîf
Testbench û Simulasyon Files
bingehîn_avl_tb_top.v	Tîpa testê ya asta jorîn file. Bûyera testê DUT-ê destnîşan dike, veavakirina Avalon®-ya bîranînê li ser hêmanên sêwiranê û mantiqa xerîdar pêk tîne, û pakêtê ji 25G Ethernet Intel FPGA IP-yê re dişîne û distîne.
Nivîsarên Testbench
berdewam…

File Nav	Terîf
run_vsim.do	Skrîpta ModelSim ji bo ku beşê testê bimeşîne.
run_vcs.sh	Skrîpta Synopsys VCS ji bo ku beşê testê bimeşîne.
run_xcelium.sh	Skrîpta Cadence Xcelium ku beşê testê dimeşîne.

2.4.3. Doza Testê
Doza ceribandina simulasyonê van karan pêk tîne:

1. F-tile 25G Ethernet Intel FPGA IP û F-Tile Referans û Sîstema PLL Saetên Intel FPGA IP-yê destnîşan dike.
2. Li bendê ye ku demjimêra RX û nîşana rewşa PHY bicîh bibe.
3. Rewşa PHY çap dike.
4. 10 daneyên derbasdar dişîne û distîne.
5. Encaman analîz dike. Bernameya serketî ya testê "Testbench temam bû." nîşan dide.

Ya jêrîn sample encam ceribandinek ceribandinek simulasyonê ya serketî destnîşan dike:

Berhevkirin

Di Berhevkirin û Vesazkirina Sêwirana Ex de prosedurê bişopîninample di Hardware de ji bo berhevkirin û mîhengkirina sêwiranê example di hardware hilbijartî de.
Hûn dikarin karanîna çavkaniyê û Fmax-ê bi karanîna sêwirana tenê-berhevkirinê ya berê texmîn bikinample. Hûn dikarin sêwirana xwe bi karanîna fermana Berhevkirina Destpêkê li ser berhev bikin
Menuya pêvajoyê di nermalava Intel Quartus Prime Pro Edition de. Berhevokek serketî kurteya raporta berhevkirinê çêdike.
Ji bo bêtir agahdarî, li Berhevkirina Sêwiranê ya di Rêbernameya Bikarhêner a Intel Quartus Prime Pro Edition de binihêrin.
Information Related

• Berhevkirin û Vesazkirina Sêwiranê Exampdi Hardware de li ser rûpela 7
• Berhevkirina sêwiranê Di Rêbernameya Bikarhêner a Intel Quartus Prime Pro Edition de

2.6. Testkirina Hardware
Di sêwirana hardware de example, hûn dikarin navika IP-ê di moda paşvekêşana serial a hundurîn de bername bikin û seyrûseferê li alîyê veguheztinê ku ji alîyê wergirtinê ve vedigere çêbike.
Pêvajoya li ser girêdana agahdariya têkildar a peydakirî bişopînin da ku sêwirana ex-ê ceribandinample di hardware hilbijartî de.
Information Related
Ceribandina F-tile 25G Ethernet Intel FPGA IP Hardware Design Exampli ser rûpela 8
2.6.1. Pêvajoya Testê
Van gavan bişopînin da ku sêwirana berê biceribîninampdi hardware de:

1. Berî ku hûn ji bo vê sêwiranê ceribandina hardware-ê bimeşîninamplê, divê hûn pergalê ji nû ve bikin:
   yek. Amûran bikirtînin ➤ Amûra Edîtorê Çavkaniyên Pergalê & Lêgerînê ji bo Çavkaniya xwerû û GUI ya Probe.
   b. Nîşana vegerandina pergalê (Çavkanî [3:0]) ji 7 ber 8-an bişopînin da ku vegerandinan bicîh bînin û sînyala vegerandina pergalê vegerînin 7-ê da ku pergalê ji rewşa vesazkirinê derxînin.
   c. Nîşaneyên Probe bişopînin û pê ewle bibin ku rewş derbasdar e.
2. Di konsolê pergalê de, li peldanka hwtest bigerin û fermanê bimeşînin: source main.tcl ku J hilbijêrinTAG mamoste. Bi xwerû, yekem JTAG master li ser JTAG zincîre tê hilbijartin. Ji bo hilbijartina JTAG master ji bo cîhazên Intel Agilex, vê fermanê bimeşînin: set_jtag <number of appropriate JTAG master>. Example: set_jtag 1.
3. Fermanên jêrîn di konsolê pergalê de bimeşînin da ku ceribandina paşîn a serial dest pê bike:

Table 7. Parametreyên fermanê

Parametre	Terîf	Example Bikaranîna
chkphy_status	Frekansên demjimêr û rewşa girtina PHY nîşan dide.	% chkphy_status 0 # Rewşa girêdanê kontrol bikin 0
chkmac_stats	Di hejmarên statîstîkên MAC de nirxan nîşan dide.	% chkmac_stats 0 # jimareya statîstîkên mac ya girêdana 0 kontrol dike
clear_all_stats	Hejmarên statîstîkên bingehîn ên IP-ê paqij dike.	% clear_all_stats 0 # jimareya îstatîstîkê ya girêdana 0 paqij dike
start_gen	Çêkera pakêtê dest pê dike.	% start_gen 0 # Li ser girêdana 0-ê hilberîna pakêtê dest pê bikin
stop_gen	Çêkera pakêtê radiwestîne.	% stop_gen 0 # Li ser lînka 0 hilberîna pakêtê rawestîne
loop_on	Loopback-a rêza navxweyî vedike.	% loop_on 0 # Li ser zencîreyê 0 vegerandina hundurîn çalak bike
loop_off	Loopback-a rêza hundurîn qut dike.	% loop_off 0 # Li ser lînka 0 dorvegera navxweyî qut bike
reg_read	Nirxa qeyda bingehîn a IP-ê vedigerîne .	% reg_read 0x402 # Xwendin IP CSR qeyda li navnîşana 402 ya girêdan 0
reg_write	Dinivîse li navnîşana navnîşa bingehîn a IP-yê qeyd bike .	% reg_write 0x401 0x1 # 0x1 ji IP-ya CSR-ê re binivîsin, li navnîşana 401 ya girêdanê 0 qeyd bikin.

yek. Loop_on binivîse ji bo vekirina moda paşîn a serial ya hundurîn.
b. chkphy_status binivîse ji bo kontrolkirina rewşa PHY. Divê statûya TXCLK, RXCLK, û RX xwedî heman nirxan bin ku ji bo girêdanek domdar têne destnîşan kirin:

c. clear_all_stats binivîse ji bo paqijkirina tomarên statîstîkên TX û RX.
d. Destpêk_gen binivîse ji bo destpêkirina hilberîna pakêtê.
e. Stop_gen binivîse ji bo rawestandina hilberîna pakêtê.
f. chkmac_stats binivîse ji bo xwendina hejmarên statîstîkên TX û RX. Bawer bikin ku:
ez. Çarçoveyên pakêtê yên hatine şandin bi çarçoveyên pakêtê yên wergirtî re li hev dikin.
ii. Çarçeweyên çewtiyê nayên wergirtin.
g. Loop_off binivîse ji bo vemirandina loopback serial navxweyî.
jimar 7. SampLe Test Output-Hejmarên Statîstîkên TX û RX

Dîroka Guhertoya Belgeyê ji bo F-tile 25G Ethernet FPGA IP Design Example Rêbernameya Bikarhêner

Guhertoya Belgeyê	Guhertoya Serokwezîrê Intel Quartus	Guhertoya IP	Changes
2022.10.14	22.3	1.0.0	Serbestberdana destpêkê.

Pargîdaniya Intel. Hemû maf parastî ne. Intel, logoya Intel, û nîşaneyên din ên Intel marqeyên Intel Corporation an pargîdaniyên wê ne. Intel garantiya performansa FPGA û hilberên xwe yên nîvconductor li gorî taybetmendiyên heyî li gorî garantiya standard a Intel digire, lê mafê ku di her kêliyê de bêyî agahdarî di her hilber û karûbaran de biguhezîne digire. Intel ti berpirsiyarî an berpirsiyariya ku ji serîlêdan an karanîna ti agahdarî, hilber, an karûbarê ku li vir hatî diyar kirin çêdibe, ji bilî ku bi eşkere bi nivîskî ji hêla Intel ve hatî pejirandin. Ji xerîdarên Intel re tê şîret kirin ku berî ku xwe bispêrin agahdariya hatî weşandin û berî ku emrê hilber an karûbaran bidin, guhertoya herî dawî ya taybetmendiyên cîhazê bistînin. *Dibe ku nav û marqeyên din wekî milkê kesên din werin îdîakirin.
ISO
9001:2015
Qeyd kirin

Version
Send Feedback
Nasname: 750200
Versiyon: 2022.10.14

Belge / Çavkanî

intel F-Tile 25G Ethernet FPGA IP Design Example [pdf] Rehbera bikaranînê F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Example, 750200

Çavkanî

• Manual Bikarhêner