FPGA IP'si
Tasarım EskiampKullanıcı Kılavuzu
F-Tile 25G Ethernet Intel®
Intel® Quartus® için güncellendi
Prime Tasarım Paketi: 22.3
IP Sürümü: 1.0.0
Hızlı Başlangıç Kılavuzu
Intel Agilex™ cihazları için F-tile 25G Ethernet Intel FPGA IP, örnek tasarım oluşturma yeteneği sağlarampseçilen konfigürasyonlara ait dosyalar.
Şekil 1. Eski Tasarımample Kullanımı
Dizin Yapısı
Şekil 2. 25G Ethernet Intel FPGA IP Tasarım Örneğiample Dizin Yapısı
- Simülasyon file(yalnızca simülasyon için test tezgahı) şurada bulunur:ample_dir>/eskiample_testbench.
- Yalnızca derleme tasarımı eskiample'nin bulunduğu yerample_dir>/ compilation_test_design.dll
- Donanım yapılandırması ve testi files (eski tasarımampDonanımdaki dosya) şurada bulunurample_dir>/hardware_test_design.dll
Tablo 1. Dizin ve File Açıklamalar
| File İsimler | Tanım |
| eth_ex_25g.qpf | Intel Quartus® Prime projesi file. |
| eth_ex_25g.qsf | Intel Quartus Prime proje ayarları file. |
| eth_ex_25g.sdc | Sinopsys Tasarım Kısıtlamaları file. Bunu kopyalayıp değiştirebilirsiniz file kendi 25GbE Intel FPGA IP çekirdek tasarımınız için. |
| eth_ex_25g.v | Üst düzey Verilog HDL tasarımı eskiample file. Tek kanallı tasarım Verilog'u kullanır file. |
| yaygın/ | Donanım tasarımı eskiampdestek files. |
| hwtest/main.tcl | Ana file System Console'a erişmek için. |
Tasarım Örneğinin Oluşturulmasıample
Şekil 4. ExampF-tile 25G Ethernet Intel FPGA IP Parametre Düzenleyicisindeki Tasarım Sekmesi
Donanım tasarımını oluşturmak için şu adımları izleyinample ve test tezgahı:
- Intel Quartus Prime Pro Edition'da, tıklayın File ➤ Yeni bir Quartus Prime projesi oluşturmak için Yeni Proje Sihirbazı veya File ➤ Mevcut bir Quartus Prime projesini açmak için Projeyi Aç. Sihirbaz sizden bir aygıt belirtmenizi ister.
- IP Kataloğunda Agilex için 25G Ethernet Intel FPGA IP'yi bulun ve seçin. Yeni IP Değişikliği penceresi görünür.
- IP varyasyonunuz için üst düzey bir ad belirtin ve Tamam'a tıklayın. Parametre düzenleyici üst düzey .ip dosyasını ekler file mevcut projeye otomatik olarak. .ip dosyasını manuel olarak eklemeniz istenirse file projeye tıklayın Proje ➤ Ekle/Kaldır Fileeklemek için Project'te file.
- Intel Quartus Prime Pro Edition yazılımında, Cihaz alanında belirli bir Intel Agilex cihazını seçmeniz veya Intel Quartus Prime yazılımının önerdiği varsayılan cihazı korumanız gerekir.
Not: Donanım tasarımı eskiampDosya, hedef panosundaki aygıtla seçimin üzerine yazar. Tasarım menüsünden hedef tahtayı belirliyorsunuz.ampEx'deki dosya seçenekleriampTasarım sekmesi. - Tamam'ı tıklayın. Parametre düzenleyici görünür.
- IP sekmesinde, IP çekirdek varyasyonunuz için parametreleri belirtin.
- Ex'deample Tasarım sekmesi, Ex içinample Tasarım Files, testbench'i oluşturmak için Simülasyon seçeneğini seçin ve eski donanım tasarımını oluşturmak için Sentez seçeneğini seçin.ample. Yalnızca Verilog HDL files oluşturulur.
Not: İşlevsel bir VHDL IP çekirdeği mevcut değil. IP çekirdek tasarımınız için yalnızca Verilog HDL'yi belirtin.ampley. - Hedef Geliştirme Kiti için Agilex I-serisi Alıcı-Verici-SoC Geliştirme Kitini seçin
- Ex Oluştur'u tıklayınample Tasarım düğmesi. Seçilmiş Example Tasarım Dizini penceresi görünür.
- Eski tasarımı değiştirmek istiyorsanızampgörüntülenen varsayılanlardan dosya dizini yolu veya adı (alt_e25_f_0_example_design), yeni yola göz atın ve eski yeni tasarımı yazınample dizin adı (ample_dir>).
- Tamam’a tıklayın.
1.2.1. Tasarım ExampParametreler
Tablo 2. Ex'deki parametrelerampTasarım Sekmesi
| Parametre | Tanım |
| Example Tasarım | Mevcut eskiampIP parametre ayarlarına yönelik dosya tasarımları. Yalnızca tek kanallı eskiampBu IP için dosya tasarımı desteklenmektedir. |
| Example Tasarım Files | The fileFarklı geliştirme aşamaları için üretilecek. • Simülasyon—gerekli olanı üretir fileeskiyi simüle etmek içinamptasarım. • Sentez—sentezi üretir fileS. Bunları kullan fileDonanım testi için tasarımı Intel Quartus Prime Pro Edition yazılımında derlemek ve statik zamanlama analizi yapmak. |
| Oluştur File Biçim | RTL'nin formatı filesimülasyon için s—Verilog. |
| Pano Seç | Tasarım uygulaması için desteklenen donanım. Bir Intel FPGA geliştirme kartı seçtiğinizde, tasarım örneği için Hedef Cihaz olarak AGIB027R31B1E2VRO cihazını kullanın.ampnesil. Agilex I-serisi Alıcı-Verici-SoC Geliştirme Kiti: Bu seçenek, tasarımı test etmenize olanak tanır.ampSeçilen Intel FPGA IP geliştirme kitindeki dosya. Bu seçenek otomatik olarak AGIB027R31B1E2VRO'nun Hedef Cihazını seçer. Anakart revizyonunuzun farklı bir cihaz sınıfı varsa hedef cihazı değiştirebilirsiniz. Hiçbiri: Bu seçenek, tasarım örneğinin donanım özelliklerini hariç tutar.ampley. |
1.3. Döşeme Oluşturuluyor Files
Destek-Mantık Üretimi, döşemeyle ilgili üretmek için kullanılan bir ön sentez adımıdır. fileSimülasyon ve donanım tasarımı için gereklidir. Döşeme üretimi herkes için gereklidir
F-kiremit tabanlı tasarım simülasyonları. Simülasyondan önce bu adımı tamamlamanız gerekir.
- Komut isteminde eski sevgilinizdeki compilation_test_design klasörüne gidinampdosya tasarımı: cd /derleme_test_tasarım.
- Aşağıdaki komutu çalıştırın: quartus_tlg alt_eth_25g
1.4. F-tile 25G Ethernet Intel FPGA IP Tasarımını Simüle Etme
Examptest tezgahı
Komut isteminden bir simülasyon komut dosyası çalıştırarak tasarımı derleyebilir ve simüle edebilirsiniz.
- Komut isteminde, çalışma dizinini simüle eden testbench'i değiştirin: cdample_dir>/ex_25g/sim.dll
- IP kurulum simülasyonunu çalıştırın:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf
Tablo 3. Test Tezgahını Simülasyon Adımları
| Simülatör | Talimatlar |
| VCS* | Komut satırına sh run_vcs.sh yazın |
| QuestaSim* | Komut satırına vsim -do run_vsim.do -log yazınfile vsim.log QuestaSim GUI'yi açmadan simülasyon yapmayı tercih ediyorsanız vsim -c -do run_vsim.do -log yazınfile vsim.log |
| Cadence -Xcelium* | Komut satırına sh run_xcelium.sh yazın |
Başarılı bir simülasyon aşağıdaki mesajla sona erer:
Simülasyon Geçti. veya Testbenç tamamlandı.
Başarılı bir şekilde tamamlandıktan sonra sonuçları analiz edebilirsiniz.
1.5. Design Ex'i Derleme ve Yapılandırmaampdonanım dosyası
25G Ethernet Intel FPGA IP çekirdek parametre düzenleyicisi, eski tasarımı derlemenize ve yapılandırmanıza olanak tanır.ampBir hedef geliştirme kitini kullanın.
Bir tasarımı derlemek ve yapılandırmak içinampDonanım dosyasında şu adımları izleyin:
- Intel Quartus Prime Pro Edition yazılımını başlatın ve tasarımı derlemek için İşleme ➤ Derlemeyi Başlat'ı seçin.
- Bir SRAM nesnesi oluşturduktan sonra file .sof, donanım tasarımını programlamak için şu adımları izleyin.ampIntel Agilex aygıtındaki dosya:
A. Araçlar menüsünde Programcı'ya tıklayın.
B. Programcı'da Donanım Kurulumu'na tıklayın.
C. Bir programlama cihazı seçin.
D. Intel Agilex anakartını seçin ve Intel Quartus Prime Pro Edition oturumunuza ekleyin.
e. Modun J olarak ayarlandığından emin olunTAG.
F. Intel Agilex cihazını seçin ve Cihaz Ekle'ye tıklayın. Programcı şunu gösterir:
kartınızdaki cihazlar arasındaki bağlantıların blok şeması.
G. .sof dosyanızın bulunduğu satırda .sof dosyasının kutusunu işaretleyin.
H. Program/Yapılandır sütunundaki kutuyu işaretleyin.
Ben. Başlat'ı tıklayın.
1.6. F-tile 25G Ethernet Intel FPGA IP Donanım Tasarımı Ex'in test edilmesiample
F-tile 25G Ethernet Intel FPGA IP çekirdek tasarımını derledikten sonraampDosyanızı Intel Agilex cihazınızda yapılandırıp yapılandırdıktan sonra, IP çekirdeğini programlamak için Sistem Konsolunu kullanabilirsiniz.
Sistem Konsolunu açmak ve eski donanım tasarımını test etmek içinample, şu adımları izleyin:
- Intel Quartus Prime Pro Edition yazılımında Araçlar ➤ Sistem'i seçin.
Hata Ayıklama Araçları ➤ Sistem konsolunu başlatmak için Sistem Konsolu. - Tcl Konsol bölmesinde, dizini / hardware_test_design/hwtest olarak değiştirmek için cd hwtest yazın.
- J ile bir bağlantı açmak için kaynak main.tcl yazın.TAG usta.
Tasarım ex'in Donanım Testi bölümündeki test prosedürünü izleyin.ampDosyayı açın ve Sistem Konsolunda test sonuçlarını gözlemleyin.
F-tile 25G Ethernet Tasarımı ExampIntel Agilex Cihazları için dosya
F-tile 25G Ethernet tasarımı eskiampDosyada 25G Ethernet Intel FPGA IP çekirdeğini kullanan Intel Agilex cihazları için bir Ethernet çözümü gösterilmektedir.
Eski tasarımı oluşturampEx'den leamp25G Ethernet Intel FPGA IP parametre düzenleyicisinin Tasarım sekmesi. Ayrıca tasarımı ile veya olmadan oluşturmayı da seçebilirsiniz.
Reed-Solomon İleri Hata Düzeltme (RS-FEC) özelliği.
2.1. Özellikler
- 25G'de çalışan tek Ethernet kanalını destekler.
- Tasarım örneğini oluştururampRS-FEC özelliğine sahip dosya.
- Testbenç ve simülasyon komut dosyası sağlar.
- F-Tile Referansını ve Sistem PLL Saatlerini IP yapılandırmasına dayalı olarak Intel FPGA IP'yi başlatır.
2.2. Donanım ve Yazılım Gereksinimleri
Intel, eski tasarımı test etmek için aşağıdaki donanım ve yazılımı kullanırampLinux sistemindeki dosya:
- Intel Quartus Prime Pro Sürümü yazılımı.
- Siemens* EDA QuestaSim, Synopsys* VCS ve Cadence Xcelium simülatörü.
- Donanım testleri için Intel Agilex I-serisi Alıcı-Verici-SoC Geliştirme Kiti (AGIB027R31B1E2VRO).
2.3. İşlevsel Açıklama
F-tile 25G Ethernet tasarımı eskiampdosya MAC+PCS+PMA çekirdek varyantından oluşur. Aşağıdaki blok şemalar, F-tile 25G Ethernet tasarımındaki MAC+PCS+PMA çekirdek varyantının tasarım bileşenlerini ve üst düzey sinyallerini göstermektedir.ampley.
Şekil 5. Blok Şeması—F-kare 25G Ethernet Tasarımı Örneğiampdosya (MAC+PCS+PMA Çekirdek Varyantı)
2.3.1. Tasarım Bileşenleri
Tablo 4. Tasarım Bileşenleri
| Bileşen | Tanım |
| F-kare 25G Ethernet Intel FPGA IP | Aşağıdaki konfigürasyona sahip MAC, PCS ve Alıcı-Verici PHY'den oluşur: • Çekirdek Varyantı: MAC+PCS+PMA • Akış kontrolünü etkinleştir: İsteğe bağlı • Bağlantı hatası oluşturmayı etkinleştir: İsteğe bağlı • Başlangıç geçişini etkinleştir: İsteğe bağlı • İstatistik toplamayı etkinleştir: İsteğe bağlı • MAC istatistik sayaçlarını etkinleştir: İsteğe bağlı • Referans saat frekansı: 156.25 Eski tasarım içinampRS-FEC özelliğine sahip dosyada aşağıdaki ek parametre yapılandırılır: • RS-FEC'yi etkinleştir: İsteğe bağlı |
| F-Tile Referansı ve Sistem PLL Saatleri Intel FPGA IP | F-Tile Referansı ve Sistem PLL Saatleri Intel FPGA IP parametre düzenleyici ayarları, F-tile 25G Ethernet Intel FPGA IP gereksinimleriyle uyumludur. Eski tasarımı oluşturursanızample kullanarak Ex oluşturample Tasarım IP parametre düzenleyicisindeki düğmesine bastığınızda, IP otomatik olarak oluşturulur. Kendi tasarımınızı yaratırsanızampdosya, bu IP'yi manuel olarak oluşturmanız ve tüm G/Ç bağlantı noktalarını bağlamanız gerekir. Bu IP hakkında bilgi için bkz. F-Tile Mimarisi ve PMA ve FEC Direct PHY IP Kullanıcı Kılavuzu. |
| İstemci mantığı | Şunlardan oluşur: • İletim için 25G Ethernet Intel FPGA IP çekirdeğine seri paketler üreten trafik oluşturucu. • 25G Ethernet Intel FPGA IP çekirdeğinden gelen patlama paketlerini izleyen trafik monitörü. |
| Kaynak ve Prob | Hata ayıklama için kullanabileceğiniz sistem sıfırlama giriş sinyali dahil kaynak ve prob sinyalleri. |
İlgili Bilgiler
F-Tile Mimarisi ve PMA ve FEC Direct PHY IP Kullanıcı Kılavuzu
Simülasyon
Testbenç, IP çekirdeğinin iletim tarafını ve alma tarafını çalıştırarak IP çekirdeği üzerinden trafik gönderir.
2.4.1. Test tezgahı
Şekil 6. F-kare 25G Ethernet Intel FPGA IP Design Ex'in Blok Şemasıample Simülasyon Test Tezgahı
Tablo 5. Test Bench Bileşenleri
| Bileşen | Tanım |
| Test edilen cihaz (DUT) | 25G Ethernet Intel FPGA IP çekirdeği. |
| Ethernet Paket Oluşturucu ve Paket Monitörü | • Paket üreteci çerçeveler oluşturur ve DUT'a iletir. • Packet Monitor, TX ve RX veri yollarını izler ve çerçeveleri simülatör konsolunda görüntüler. |
| F-Tile Referansı ve Sistem PLL Saatleri Intel FPGA IP | Alıcı-verici ve sistem PLL referans saatlerini oluşturur. |
2.4.2. Simülasyon Tasarımı Örneğiample Bileşenleri
Tablo 6. F-tile 25G Ethernet Tasarımı Örneğiamptest tezgahı File Açıklamalar
| File İsim | Tanım |
| Test Tezgahı ve Simülasyon Files | |
| basic_avl_tb_top.v | Üst düzey test tezgahı file. Test ortamı DUT'u başlatır, tasarım bileşenleri ve istemci mantığı üzerinde Avalon® bellek eşlemeli yapılandırmayı gerçekleştirir ve 25G Ethernet Intel FPGA IP'ye paket gönderip alır. |
| Test Bench Komut Dosyaları | |
| devam etti… | |
| File İsim | Tanım |
| run_vsim.do | Testbench'i çalıştırmak için ModelSim betiği. |
| run_vcs.sh | Testbench'i çalıştırmak için Synopsys VCS betiği. |
| run_xcelium.sh | Testbench'i çalıştırmak için Cadence Xcelium betiği. |
2.4.3. Test durumu
Simülasyon test senaryosu aşağıdaki eylemleri gerçekleştirir:
- F-tile 25G Ethernet Intel FPGA IP ve F-Tile Referansını ve Sistem PLL Saatlerini Intel FPGA IP'yi başlatır.
- RX saatinin ve PHY durum sinyalinin yerleşmesini bekler.
- PHY durumunu yazdırır.
- 10 geçerli veri gönderir ve alır.
- Sonuçları analiz eder. Başarılı test ekranı "Test ekranı tamamlandı" mesajını görüntüler.
AşağıdakilerampDosya çıktısı başarılı bir simülasyon testi çalıştırmasını gösterir:
Derleme
Design Ex'in Derlenmesi ve Yapılandırılması bölümündeki prosedürü izleyin.ampTasarım örneğini derlemek ve yapılandırmak için Donanım dosyasındaki dosyaampSeçilen donanımdaki dosya.
Yalnızca derleme tasarımını kullanarak kaynak kullanımını ve Fmax'ı tahmin edebilirsiniz.ample. Tasarımınızı Derlemeyi Başlat komutunu kullanarak derleyebilirsiniz.
Intel Quartus Prime Pro Edition yazılımındaki İşleme menüsü. Başarılı bir derleme, derleme raporu özetini oluşturur.
Daha fazla bilgi için Intel Quartus Prime Pro Edition Kullanıcı Kılavuzu'ndaki Tasarım Derleme konusuna bakın.
İlgili Bilgiler
- Design Ex'i Derleme ve YapılandırmaampDosya, Donanım sayfa 7'de
- Intel Quartus Prime Pro Edition Kullanıcı Kılavuzunda Tasarım Derlemesi
2.6. Donanım Testi
Donanım tasarımında eskiampDosyayı kullanarak, IP çekirdeğini dahili seri geri döngü modunda programlayabilir ve iletim tarafında, alıcı taraftan geri dönen trafik oluşturabilirsiniz.
Eski tasarımı test etmek için sağlanan ilgili bilgi bağlantısındaki prosedürü izleyin.ampSeçilen donanımdaki dosya.
İlgili Bilgiler
F-tile 25G Ethernet Intel FPGA IP Donanım Tasarımı Ex'in test edilmesiamp8. sayfada le
2.6.1. Test Prosedürü
Eski tasarımı test etmek için bu adımları izleyinampdonanımdaki dosya:
- Bu tasarım örneği için donanım testini çalıştırmadan önceample, sistemi sıfırlamanız gerekir:
A. Varsayılan Kaynak ve Prob GUI'si için Araçlar ➤ Sistem İçi Kaynaklar ve Araştırmalar Düzenleyici aracına tıklayın.
B. Sıfırlamaları uygulamak için sistem sıfırlama sinyalini (Kaynak[3:0]) 7'den 8'e değiştirin ve sistemi sıfırlama durumundan çıkarmak için sistem sıfırlama sinyalini tekrar 7'ye döndürün.
C. Prob sinyallerini izleyin ve durumun geçerli olduğundan emin olun. - Sistem konsolunda hwtest klasörüne gidin ve şu komutu çalıştırın: source main.tcl bir J seçmek içinTAG usta. Varsayılan olarak ilk JTAG J'de ustaTAG zincir seçilir. J'yi seçmek içinTAG Intel Agilex cihazları için master olarak şu komutu çalıştırın: set_jtag <number of appropriate JTAG usta>. Eskiampdosya: set_jtag 1.
- Seri geri döngü testini başlatmak için sistem konsolunda aşağıdaki komutları çalıştırın:
Tablo 7. Komut Parametreleri
| Parametre | Tanım | Example Kullanımı |
| chkphy_status | Saat frekanslarını ve PHY kilit durumunu görüntüler. | % chkphy_status 0 # Bağlantı 0'ın durumunu kontrol edin |
| chkmac_stats | MAC istatistik sayaçlarındaki değerleri görüntüler. | % chkmac_stats 0 # Bağlantı 0'ın mac istatistik sayacını kontrol eder |
| clear_all_stats | IP çekirdek istatistik sayaçlarını temizler. | % clear_all_stats 0 # Bağlantı 0'ın istatistik sayacını temizler |
| start_gen | Paket oluşturucuyu başlatır. | % start_gen 0 # Bağlantı 0'da paket oluşturmaya başla |
| stop_gen | Paket oluşturucuyu durdurur. | % stop_gen 0 # Bağlantı 0'da paket oluşturmayı durdur |
| loop_on | Dahili seri geridöngüyü açar. | % loop_on 0 # Bağlantı 0'da dahili geri döngüyü aç |
| döngü_kapalı | Dahili seri geri döngüyü kapatır. | % loop_off 0 # Bağlantı 0'da dahili geri döngüyü kapat |
| reg_read | IP çekirdek kayıt değerini döndürür . | % reg_read 0x402 # 402 numaralı bağlantının 0 numaralı adresindeki IP CSR kaydını oku |
| reg_write | yazar adresindeki IP çekirdek kaydına . | % reg_write 0x401 0x1 # 0 bağlantısının 1 adresindeki IP CSR karalama kaydına 401x0 yazın |
A. loop_on yazın Dahili seri geri döngü modunu açmak için.
B. Chkphy_status yazın PHY'nin durumunu kontrol etmek için. TXCLK, RXCLK ve RX durumu, kararlı bir bağlantı için aşağıda gösterilen değerlerle aynı olmalıdır:
C. clear_all_stats yazın TX ve RX istatistik kayıtlarını temizlemek için.
D. start_gen yazın Paket oluşturmaya başlamak için.
e. Stop_gen yazın Paket oluşturmayı durdurmak için.
F. Chkmac_stats yazın TX ve RX istatistik sayaçlarını okumak için. Emin olun:
Ben. İletilen paket çerçeveleri alınan paket çerçeveleriyle eşleşir.
ii. Hiçbir hata çerçevesi alınmadı.
G. loop_off yazın Dahili seri geri döngüyü kapatmak için.
Şekil 7. Sample Test Çıkışı—TX ve RX İstatistik Sayaçları
 |
 |
F-tile 25G Ethernet FPGA IP Design Ex için Belge Revizyon GeçmişiampKullanıcı Kılavuzu
| Belge Sürümü | Intel Quartus Prime Sürümü | IP Sürümü | Değişiklikler |
| 2022.10.14 | 22.3 | 1.0.0 | İlk sürüm. |
Intel Kurumu. Tüm hakları Saklıdır. Intel, Intel logosu ve diğer Intel markaları, Intel Corporation'ın veya yan kuruluşlarının ticari markalarıdır. Intel, FPGA ve yarı iletken ürünlerinin Intel'in standart garantisine uygun olarak mevcut teknik özelliklere göre performansını garanti eder, ancak herhangi bir zamanda herhangi bir bildirimde bulunmaksızın herhangi bir ürün ve hizmette değişiklik yapma hakkını saklı tutar. Intel, yazılı olarak açıkça kabul etmedikçe, burada açıklanan herhangi bir bilgi, ürün veya hizmetin uygulanmasından veya kullanılmasından kaynaklanan hiçbir sorumluluk veya yükümlülük kabul etmez. Intel müşterilerinin, yayınlanmış herhangi bir bilgiye güvenmeden ve ürün veya hizmet siparişi vermeden önce cihaz özelliklerinin en son sürümünü edinmeleri önerilir. *Diğer adlar ve markalar başkalarının mülkiyetinde olabilir.
ISO
9001:2015
Kayıtlı
Çevrimiçi sürüm
Geri bildirim gönder
Kimlik: 750200
Sürüm: 2022.10.14
Belgeler / Kaynaklar
 |
intel F-Tile 25G Ethernet FPGA IP Tasarım Example [pdf] Kullanıcı Kılavuzu F-Tile 25G Ethernet FPGA IP Tasarım Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Tasarım Exampl, 750200 |
