एफपीजीए आईपी
डिजाइन पूर्वampले उपयोगकर्ता गाइड
एफ-टाइल 25G इथरनेट इंटेल®
Intel® Quartus® के लिए अपडेट किया गया
प्रधान डिजाइन सूट: 22.3
आईपी संस्करण: 1.0.0
तुरत प्रारम्भ निर्देशिका
इंटेल एजिलेक्स™ उपकरणों के लिए एफ-टाइल 25जी इथरनेट इंटेल एफपीजीए आईपी डिज़ाइन एक्स उत्पन्न करने की क्षमता प्रदान करता हैampचयनित कॉन्फ़िगरेशन के लिए les.
चित्र 1. डिजाइन पूर्वampले उपयोग
निर्देशिका संरचना
चित्र 2. 25G इथरनेट इंटेल FPGA आईपी डिज़ाइन उदाहरणampले निर्देशिका संरचना
- अनुकरण files (केवल सिमुलेशन के लिए टेस्टबेंच) में स्थित हैंampले_दिर>/पूर्वampले_टेस्टबेंच.
- संकलन-केवल डिजाइन उदाampल में स्थित हैampले_दिर>/संकलन_परीक्षण_डिजाइन.
- हार्डवेयर विन्यास और परीक्षण fileएस (डिजाइन एक्सampहार्डवेयर में ले) स्थित हैंampले_दिर>/हार्डवेयर_टेस्ट_डिजाइन.
तालिका 1. निर्देशिका और File विवरण
| File नाम | विवरण |
| eth_ex_25g.qpf | इंटेल क्वार्टस® प्राइम परियोजना file. |
| eth_ex_25g.qsf | इंटेल क्वार्टस प्राइम परियोजना सेटिंग्स file. |
| eth_ex_25g.sdc | Synopsys डिजाइन की कमी file. आप इसे कॉपी और संशोधित कर सकते हैं file अपने स्वयं के 25GbE इंटेल FPGA आईपी कोर डिजाइन के लिए। |
| eth_ex_25g.v | शीर्ष-स्तरीय वेरिलॉग एचडीएल डिज़ाइन पूर्वample file. एकल-चैनल डिज़ाइन वेरिलॉग का उपयोग करता है file. |
| सामान्य/ | हार्डवेयर डिजाइन उदाampले सपोर्ट files. |
| hwtest/main.tcl | मुख्य file सिस्टम कंसोल तक पहुँचने के लिए। |
डिजाइन पूर्व उत्पन्न करनाample
चित्र 4. Exampएफ-टाइल 25G ईथरनेट इंटेल FPGA आईपी पैरामीटर संपादक में डिज़ाइन टैब
हार्डवेयर डिज़ाइन पूर्व बनाने के लिए इन चरणों का पालन करेंampले और टेस्टबेंच:
- इंटेल क्वार्टस प्राइम प्रो एडिशन में क्लिक करें File ➤ नया क्वार्टस प्राइम प्रोजेक्ट बनाने के लिए नया प्रोजेक्ट विज़ार्ड, या File ➤ मौजूदा क्वार्टस प्राइम प्रोजेक्ट को खोलने के लिए ओपन प्रोजेक्ट। विज़ार्ड आपको एक डिवाइस निर्दिष्ट करने के लिए संकेत देता है।
- IP कैटलॉग में, Agilex के लिए 25G Ethernet Intel FPGA IP ढूँढें और चुनें। नई IP भिन्नता विंडो दिखाई देती है।
- अपने IP भिन्नता के लिए शीर्ष-स्तरीय नाम निर्दिष्ट करें और OK पर क्लिक करें। पैरामीटर संपादक शीर्ष-स्तरीय .ip जोड़ता है file वर्तमान परियोजना के लिए स्वचालित रूप से। यदि आपको मैन्युअल रूप से .ip जोड़ने के लिए कहा जाए file प्रोजेक्ट में, प्रोजेक्ट ➤ जोड़ें/निकालें पर क्लिक करें Fileजोड़ने के लिए परियोजना में एस file.
- इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ्टवेयर में, आपको डिवाइस फ़ील्ड में एक विशिष्ट इंटेल एजिलेक्स डिवाइस का चयन करना होगा, या इंटेल क्वार्टस प्राइम सॉफ्टवेयर द्वारा प्रस्तावित डिफ़ॉल्ट डिवाइस को रखना होगा।
टिप्पणी: हार्डवेयर डिजाइन उदाample लक्ष्य बोर्ड पर डिवाइस के साथ चयन को अधिलेखित कर देता है। आप डिज़ाइन पूर्व के मेनू से लक्ष्य बोर्ड निर्दिष्ट करते हैंampपूर्व में ले विकल्पample डिज़ाइन टैब. - ओके पर क्लिक करें। पैरामीटर संपादक प्रकट होता है।
- आईपी टैब पर, अपने आईपी कोर भिन्नता के लिए पैरामीटर निर्दिष्ट करें।
- पूर्व परampले डिजाइन टैब, पूर्व के लिएampले डिजाइन Fileएस, टेस्टबेंच उत्पन्न करने के लिए सिमुलेशन विकल्प का चयन करें, और हार्डवेयर डिज़ाइन पूर्व उत्पन्न करने के लिए संश्लेषण विकल्प का चयन करेंampले। केवल वेरिलॉग एचडीएल files उत्पन्न होते हैं.
टिप्पणी: एक कार्यात्मक वीएचडीएल आईपी कोर उपलब्ध नहीं है। अपने आईपी कोर डिजाइन के लिए केवल वेरिलॉग एचडीएल निर्दिष्ट करेंampले. - टारगेट डेवलपमेंट किट के लिए, Agilex I-सीरीज ट्रांसीवर-SoC डेव किट का चयन करें
- जेनरेट एक्स . पर क्लिक करेंampले डिजाइन बटन। पूर्व का चयन करेंampले डिजाइन निर्देशिका विंडो प्रकट होती है।
- यदि आप डिज़ाइन पूर्व को संशोधित करना चाहते हैंampडिफ़ॉल्ट रूप से प्रदर्शित निर्देशिका पथ या नाम (alt_e25_f_0_ex) से ले जाएंample_design), नए पथ पर ब्राउज़ करें और नया डिज़ाइन टाइप करेंampले निर्देशिका नाम (ampले_दिर>)।
- ओके पर क्लिक करें।
1.2.1. डिजाइन पूर्वampले पैरामीटर्स
तालिका 2. पूर्व में पैरामीटर्सampले डिजाइन टैब
| पैरामीटर | विवरण |
| Exampले डिजाइन | उपलब्ध पूर्वampआईपी पैरामीटर सेटिंग्स के लिए ले डिज़ाइन। केवल एकल-चैनल एक्सampइस आईपी के लिए le डिज़ाइन समर्थित है। |
| Exampले डिजाइन Files | द fileविभिन्न विकास चरण के लिए उत्पन्न करने के लिए। • अनुकरण—आवश्यक उत्पन्न करता है fileपूर्व का अनुकरण करने के लिएampले डिजाइन। • संश्लेषण—संश्लेषण उत्पन्न करता है fileएस। इन का उपयोग करें fileहार्डवेयर परीक्षण के लिए इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ्टवेयर में डिजाइन को संकलित करने और स्थिर समय विश्लेषण करने के लिए। |
| उत्पन्न File प्रारूप | आरटीएल का प्रारूप fileसिमुलेशन के लिए - वेरिलॉग. |
| बोर्ड का चयन करें | डिज़ाइन कार्यान्वयन के लिए समर्थित हार्डवेयर। जब आप Intel FPGA डेवलपमेंट बोर्ड चुनते हैं, तो डिज़ाइन कार्यान्वयन के लिए लक्ष्य डिवाइस के रूप में डिवाइस AGIB027R31B1E2VRO का उपयोग करेंampले पीढ़ी. एजिलेक्स आई-सीरीज ट्रांसीवर-एसओसी डेव किट: यह विकल्प आपको डिज़ाइन परीक्षण करने की अनुमति देता हैampचयनित इंटेल FPGA IP डेवलपमेंट किट पर ले जाएँ। यह विकल्प स्वचालित रूप से AGIB027R31B1E2VRO के लक्ष्य डिवाइस का चयन करता है। यदि आपके बोर्ड संशोधन में एक अलग डिवाइस ग्रेड है, तो आप लक्ष्य डिवाइस को बदल सकते हैं। कोई नहीं: यह विकल्प डिज़ाइन उदाहरण के लिए हार्डवेयर पहलुओं को बाहर करता हैampले. |
1.3. टाइल उत्पन्न करना Files
सपोर्ट-लॉजिक जनरेशन एक पूर्व-संश्लेषण चरण है जिसका उपयोग टाइल-संबंधी उत्पन्न करने के लिए किया जाता है fileसिमुलेशन और हार्डवेयर डिजाइन के लिए आवश्यक है। टाइल जनरेशन सभी के लिए आवश्यक है
एफ-टाइल आधारित डिज़ाइन सिमुलेशन। सिमुलेशन से पहले आपको यह चरण पूरा करना होगा।
- कमांड प्रॉम्प्ट पर, अपने ex में compilation_test_design फ़ोल्डर पर जाएँampले डिज़ाइन: सीडी / संकलन_परीक्षण_डिज़ाइन.
- निम्न आदेश चलाएँ: quartus_tlg alt_eth_25g
1.4. F-टाइल 25G इथरनेट इंटेल FPGA IP डिज़ाइन का अनुकरण
Exampले टेस्टबेंच
आप कमांड प्रॉम्प्ट से सिमुलेशन स्क्रिप्ट चलाकर डिज़ाइन को संकलित और अनुकरण कर सकते हैं।
- कमांड प्रॉम्प्ट पर, टेस्टबेंच सिमुलेटिंग वर्किंग डायरेक्टरी को बदलें: cdample_dir>/ex_25g/sim.
- IP सेटअप सिमुलेशन चलाएँ:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf
तालिका 3. टेस्टबेंच अनुकरण करने के लिए कदम
| सिम्युलेटर | निर्देश |
| वीसीएस* | कमांड लाइन में, sh run_vcs.sh टाइप करें |
| क्वेस्टासिम* | कमांड लाइन में, vsim -do run_vsim.do -log टाइप करेंfile vsim.लॉग यदि आप QuestaSim GUI को लाए बिना सिम्युलेट करना चाहते हैं, तो vsim -c -do run_vsim.do -log टाइप करेंfile vsim.लॉग |
| ताल -एक्सीलियम* | कमांड लाइन में, sh run_xcelium.sh टाइप करें |
एक सफल अनुकरण निम्न संदेश के साथ समाप्त होता है:
सिमुलेशन पास. या टेस्टबेंच पूरा.
सफलतापूर्वक पूरा होने के बाद, आप परिणामों का विश्लेषण कर सकते हैं।
1.5। डिजाइन पूर्व को संकलित और कॉन्फ़िगर करनाampहार्डवेयर में ले
25G ईथरनेट इंटेल FPGA आईपी कोर पैरामीटर संपादक आपको डिज़ाइन उदाहरण को संकलित और कॉन्फ़िगर करने की अनुमति देता हैampएक लक्ष्य विकास किट पर ले.
एक डिज़ाइन पूर्व को संकलित और कॉन्फ़िगर करने के लिएampहार्डवेयर पर, इन चरणों का पालन करें:
- इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेयर लॉन्च करें और डिजाइन को संकलित करने के लिए प्रोसेसिंग ➤ स्टार्ट कंपाइलेशन चुनें।
- आपके द्वारा SRAM ऑब्जेक्ट जनरेट करने के बाद file .sof, हार्डवेयर डिज़ाइन को प्रोग्राम करने के लिए इन चरणों का पालन करें, उदाample इंटेल Agilex डिवाइस पर:
a. टूल्स मेनू पर, प्रोग्रामर पर क्लिक करें.
b. प्रोग्रामर में, हार्डवेयर सेटअप पर क्लिक करें.
ग. प्रोग्रामिंग डिवाइस का चयन करें.
d. Intel Agilex बोर्ड का चयन करें और उसे अपने Intel Quartus Prime Pro Edition सत्र में जोड़ें।
ई. सुनिश्चित करें कि मोड J पर सेट हैTAG.
f. Intel Agilex डिवाइस चुनें और Add Device पर क्लिक करें। प्रोग्रामर प्रदर्शित करता है
आपके बोर्ड पर उपकरणों के बीच कनेक्शन का एक ब्लॉक आरेख।
g. अपने .sof वाली पंक्ति में, .sof के लिए बॉक्स को चेक करें।
h. प्रोग्राम/कॉन्फ़िगर कॉलम में बॉक्स को चेक करें.
i. प्रारंभ पर क्लिक करें.
1.6. F-टाइल 25G इथरनेट इंटेल FPGA IP हार्डवेयर डिज़ाइन एक्स का परीक्षणample
F-टाइल 25G ईथरनेट इंटेल FPGA आईपी कोर डिज़ाइन एक्स को संकलित करने के बादampअपने इंटेल एजिलेक्स डिवाइस पर आईपी कोर को प्रोग्राम करने और कॉन्फ़िगर करने के बाद, आप आईपी कोर को प्रोग्राम करने के लिए सिस्टम कंसोल का उपयोग कर सकते हैं।
सिस्टम कंसोल को चालू करने और हार्डवेयर डिज़ाइन का परीक्षण करने के लिएampले, इन चरणों का पालन करें:
- इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ्टवेयर में, टूल्स ➤ सिस्टम चुनें
डिबगिंग टूल्स ➤ सिस्टम कंसोल सिस्टम कंसोल लॉन्च करने के लिए। - Tcl कंसोल फलक में, निर्देशिका को / hardware_test_design/hwtest में बदलने के लिए cd hwtest टाइप करें।
- J से कनेक्शन खोलने के लिए source main.tcl टाइप करेंTAG मालिक।
डिज़ाइन पूर्व के हार्डवेयर परीक्षण अनुभाग में परीक्षण प्रक्रिया का पालन करेंampले और सिस्टम कंसोल में परीक्षण के परिणाम देखें।
एफ-टाइल 25G ईथरनेट डिज़ाइन एक्सampइंटेल एजिलेक्स डिवाइस के लिए le
एफ-टाइल 25G ईथरनेट डिजाइनampवह 25G इथरनेट इंटेल FPGA आईपी कोर का उपयोग करके इंटेल एजिलेक्स उपकरणों के लिए इथरनेट समाधान प्रदर्शित करता है।
डिजाइन पूर्व उत्पन्न करेंampपूर्व से लेamp25G ईथरनेट इंटेल FPGA IP पैरामीटर एडिटर के डिज़ाइन टैब पर जाएँ। आप डिज़ाइन को इसके साथ या इसके बिना भी जनरेट करना चुन सकते हैं
रीड-सोलोमन फॉरवर्ड एरर करेक्शन (आरएस-एफईसी) सुविधा।
2.1. विशेषताएं
- 25G पर संचालित एकल ईथरनेट चैनल का समर्थन करता है।
- डिजाइन पूर्व उत्पन्न करता हैampRS-FEC सुविधा के साथ.
- टेस्टबेंच और सिमुलेशन स्क्रिप्ट प्रदान करता है।
- एफ-टाइल संदर्भ और सिस्टम पीएलएल क्लॉक को आईपी कॉन्फ़िगरेशन के आधार पर इंटेल एफपीजीए आईपी में परिवर्तित करता है।
2.2। हार्डवेयर और सॉफ्टवेयर आवश्यकताएँ
डिज़ाइन पूर्व के परीक्षण के लिए इंटेल निम्नलिखित हार्डवेयर और सॉफ़्टवेयर का उपयोग करता हैample एक Linux सिस्टम में:
- इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ्टवेयर.
- सीमेंस* ईडीए क्वेस्टासिम, सिनोप्सिस* वीसीएस, और कैडेंस एक्सेलियम सिम्युलेटर।
- हार्डवेयर परीक्षण के लिए इंटेल एजिलेक्स I-सीरीज ट्रांसीवर-SoC डेवलपमेंट किट (AGIB027R31B1E2VRO)।
2.3. कार्यात्मक विवरण
एफ-टाइल 25G ईथरनेट डिजाइनampइसमें MAC+PCS+PMA कोर वैरिएंट शामिल है। निम्नलिखित ब्लॉक आरेख F-टाइल 25G ईथरनेट डिज़ाइन एक्स में MAC+PCS+PMA कोर वैरिएंट के डिज़ाइन घटकों और शीर्ष-स्तरीय संकेतों को दिखाते हैंampले.
आंकड़ा 5. ब्लॉक आरेख—एफ-टाइल 25G ईथरनेट डिज़ाइन उदाहरणample (MAC+PCS+PMA कोर वैरिएंट)
2.3.1. डिज़ाइन घटक
तालिका 4. डिजाइन अवयव
| अवयव | विवरण |
| एफ-टाइल 25G इथरनेट इंटेल FPGA आईपी | इसमें MAC, PCS, और ट्रांसीवर PHY शामिल हैं, जिनका विन्यास निम्नलिखित है: • कोर वैरिएंट: मैक+पीसीएस+पीएमए • प्रवाह नियंत्रण सक्षम करें: वैकल्पिक • लिंक दोष जनरेशन सक्षम करें: वैकल्पिक • प्रस्तावना पासथ्रू सक्षम करें: वैकल्पिक • आंकड़े संग्रहण सक्षम करें: वैकल्पिक • MAC सांख्यिकी काउंटर सक्षम करें: वैकल्पिक • संदर्भ घड़ी आवृत्ति: 156.25 डिज़ाइन के लिएampRS-FEC सुविधा के साथ, निम्नलिखित अतिरिक्त पैरामीटर कॉन्फ़िगर किया गया है: • RS-FEC सक्षम करें: वैकल्पिक |
| एफ-टाइल संदर्भ और सिस्टम पीएलएल क्लॉक इंटेल एफपीजीए आईपी | F-टाइल संदर्भ और सिस्टम PLL क्लॉक इंटेल FPGA IP पैरामीटर संपादक सेटिंग्स F-टाइल 25G ईथरनेट इंटेल FPGA IP की आवश्यकताओं के साथ संरेखित होती हैं। यदि आप डिज़ाइन एक्स उत्पन्न करते हैंampले का उपयोग कर रहा हूँ पूर्व उत्पन्न करेंampले डिजाइन IP पैरामीटर एडिटर में बटन दबाने पर IP अपने आप इंस्टेंटिएट हो जाता है। अगर आप अपना खुद का डिज़ाइन बनाते हैं तोample, आपको मैन्युअल रूप से इस IP को इन्स्टेन्शिएट करना होगा और सभी I/O पोर्ट को कनेक्ट करना होगा। इस आईपी के बारे में जानकारी के लिए देखें एफ-टाइल आर्किटेक्चर और पीएमए और एफईसी डायरेक्ट पीएचवाई आईपी उपयोगकर्ता गाइड. |
| ग्राहक तर्क | के होते हैं: • ट्रैफिक जनरेटर, जो ट्रांसमिशन के लिए 25G ईथरनेट इंटेल FPGA आईपी कोर पर बर्स्ट पैकेट उत्पन्न करता है। • ट्रैफिक मॉनिटर, जो 25G ईथरनेट इंटेल FPGA आईपी कोर से आने वाले बर्स्ट पैकेट्स की निगरानी करता है। |
| स्रोत और जांच | स्रोत और जांच सिग्नल, जिसमें सिस्टम रीसेट इनपुट सिग्नल भी शामिल है, जिसका उपयोग आप डिबगिंग के लिए कर सकते हैं। |
संबंधित जानकारी
एफ-टाइल आर्किटेक्चर और पीएमए और एफईसी डायरेक्ट पीएचवाई आईपी उपयोगकर्ता गाइड
सिमुलेशन
टेस्टबेंच आईपी कोर के माध्यम से ट्रैफ़िक भेजता है, ट्रांसमिट साइड का प्रयोग करता है और आईपी कोर के पक्ष को प्राप्त करता है।
2.4.1। परीक्षण बेंच
चित्र 6. एफ-टाइल 25G ईथरनेट इंटेल FPGA आईपी डिज़ाइन एक्स का ब्लॉक आरेखample सिमुलेशन टेस्टबेंच
तालिका 5. टेस्टबेंच घटक
| अवयव | विवरण |
| डिवाइस परीक्षण के तहत (DUT) | 25G इथरनेट इंटेल FPGA आईपी कोर. |
| ईथरनेट पैकेट जनरेटर और पैकेट मॉनिटर | • पैकेट जनरेटर फ्रेम उत्पन्न करता है और DUT को प्रेषित करता है। • पैकेट मॉनिटर TX और RX डेटापथों की निगरानी करता है और सिम्युलेटर कंसोल में फ़्रेम प्रदर्शित करता है। |
| एफ-टाइल संदर्भ और सिस्टम पीएलएल क्लॉक इंटेल एफपीजीए आईपी | ट्रांसीवर और सिस्टम PLL संदर्भ घड़ियां उत्पन्न करता है। |
2.4.2। सिमुलेशन डिजाइन उदाampले अवयव
तालिका 6. एफ-टाइल 25G ईथरनेट डिज़ाइन उदाहरणampले टेस्टबेंच File विवरण
| File नाम | विवरण |
| टेस्टबेंच और सिमुलेशन Files | |
| basic_avl_tb_top.v | शीर्ष-स्तरीय टेस्टबेंच fileटेस्टबेंच DUT को इंस्टैंसिएट करता है, डिजाइन घटकों और क्लाइंट लॉजिक पर Avalon® मेमोरी-मैप्ड कॉन्फ़िगरेशन करता है, और 25G ईथरनेट इंटेल FPGA IP से पैकेट भेजता और प्राप्त करता है। |
| टेस्टबेंच लिपियों | |
| जारी… | |
| File नाम | विवरण |
| run_vsim.do | Testbench चलाने के लिए ModelSim स्क्रिप्ट। |
| run_vcs.sh | टेस्टबेंच चलाने के लिए Synopsys VCS स्क्रिप्ट। |
| run_xcelium.sh | टेस्टबेंच चलाने के लिए कैडेंस एक्ससेलियम स्क्रिप्ट। |
2.4.3. परीक्षण मामला
सिमुलेशन परीक्षण केस निम्नलिखित क्रियाएं करता है:
- एफ-टाइल 25जी इथरनेट इंटेल एफपीजीए आईपी और एफ-टाइल रेफरेंस एवं सिस्टम पीएलएल क्लॉक इंटेल एफपीजीए आईपी को तत्कालित करता है।
- RX घड़ी और PHY स्थिति संकेत के स्थिर होने की प्रतीक्षा करता है।
- PHY स्थिति प्रिंट करता है।
- 10 वैध डेटा भेजता और प्राप्त करता है।
- परिणामों का विश्लेषण करता है। सफल टेस्टबेंच "टेस्टबेंच पूर्ण" प्रदर्शित करता है।
निम्नलिखित एसampले आउटपुट एक सफल सिमुलेशन टेस्ट रन दिखाता है:
संकलन
डिज़ाइन उदाहरण को संकलित और कॉन्फ़िगर करने की प्रक्रिया का पालन करेंampडिज़ाइन उदाहरण को संकलित और कॉन्फ़िगर करने के लिए हार्डवेयर में फ़ाइल करेंampचयनित हार्डवेयर में ले.
आप संकलन-केवल डिज़ाइन उदाहरण का उपयोग करके संसाधन उपयोग और Fmax का अनुमान लगा सकते हैंampआप अपने डिज़ाइन को स्टार्ट कंपाइलेशन कमांड का उपयोग करके संकलित कर सकते हैं।
इंटेल क्वार्टस प्राइम प्रो संस्करण सॉफ्टवेयर में प्रोसेसिंग मेनू। एक सफल संकलन संकलन रिपोर्ट सारांश उत्पन्न करता है।
अधिक जानकारी के लिए, इंटेल क्वार्टस प्राइम प्रो संस्करण उपयोगकर्ता गाइड में डिज़ाइन संकलन देखें।
संबंधित जानकारी
- डिजाइन पूर्व को संकलित और कॉन्फ़िगर करनाample in हार्डवेयर पेज 7 पर
- इंटेल क्वार्टस प्राइम प्रो संस्करण उपयोगकर्ता गाइड में डिज़ाइन संकलन
2.6। हार्डवेयर परीक्षण
हार्डवेयर डिजाइन पूर्व मेंampले, आप आईपी कोर को आंतरिक सीरियल लूपबैक मोड में प्रोग्राम कर सकते हैं और ट्रांसमिट साइड पर ट्रैफ़िक उत्पन्न कर सकते हैं जो रिसीव साइड के माध्यम से वापस लूप करता है।
डिज़ाइन का परीक्षण करने के लिए प्रदान की गई संबंधित जानकारी लिंक पर प्रक्रिया का पालन करेंampचयनित हार्डवेयर में ले.
संबंधित जानकारी
एफ-टाइल 25G ईथरनेट इंटेल FPGA आईपी हार्डवेयर डिजाइन एक्स का परीक्षणampले पेज 8 पर
2.6.1. परीक्षण प्रक्रिया
डिज़ाइन का परीक्षण करने के लिए इन चरणों का पालन करें उदाampहार्डवेयर में ले:
- इससे पहले कि आप इस डिज़ाइन उदाहरण के लिए हार्डवेयर परीक्षण चलाएँampले, आपको सिस्टम रीसेट करना होगा:
a. डिफ़ॉल्ट स्रोत और जांच GUI के लिए टूल्स ➤ इन-सिस्टम स्रोत और जांच संपादक टूल पर क्लिक करें।
b. रीसेट लागू करने के लिए सिस्टम रीसेट सिग्नल (स्रोत[3:0]) को 7 से 8 पर टॉगल करें और सिस्टम को रीसेट स्थिति से मुक्त करने के लिए सिस्टम रीसेट सिग्नल को वापस 7 पर लौटाएं।
ग. जांच संकेतों की निगरानी करें और सुनिश्चित करें कि स्थिति वैध है। - सिस्टम कंसोल में, hwtest फ़ोल्डर पर जाएँ और J का चयन करने के लिए कमांड चलाएँ: source main.tclTAG मास्टर. डिफ़ॉल्ट रूप से, पहला JTAG जे पर मास्टरTAG चेन का चयन किया जाता है। J का चयन करने के लिएTAG इंटेल एजिलेक्स डिवाइस के लिए मास्टर, यह कमांड चलाएँ: set_jtag <number of appropriate JTAG मास्टर>. पूर्वampले: set_jtag 1.
- सीरियल लूपबैक परीक्षण प्रारंभ करने के लिए सिस्टम कंसोल में निम्नलिखित कमांड चलाएँ:
तालिका 7. कमांड पैरामीटर
| पैरामीटर | विवरण | Exampले उपयोग |
| chkphy_स्थिति | घड़ी आवृत्तियों और PHY लॉक स्थिति प्रदर्शित करता है। | % chkphy_status 0 # लिंक 0 की स्थिति जांचें |
| chkmac_आँकड़े | MAC सांख्यिकी काउंटर में मान प्रदर्शित करता है. | % chkmac_stats 0 # लिंक 0 के मैक सांख्यिकी काउंटर की जाँच करता है |
| सभी_आँकड़े_साफ़ करें | IP कोर सांख्यिकी काउंटरों को साफ़ करता है। | % clear_all_stats 0 # लिंक 0 के सांख्यिकी काउंटर को साफ़ करता है |
| प्रारंभ_जनरेशन | पैकेट जनरेटर शुरू करता है। | % start_gen 0 # लिंक 0 पर पैकेट जनरेशन शुरू करें |
| स्टॉप_जेन | पैकेट जनरेटर बंद कर देता है। | % stop_gen 0 # लिंक 0 पर पैकेट निर्माण रोकें |
| लूप_ऑन | आंतरिक सीरियल लूपबैक चालू करता है. | % loop_on 0 # लिंक 0 पर आंतरिक लूपबैक चालू करें |
| लूप_ऑफ | आंतरिक सीरियल लूपबैक को बंद कर देता है। | % loop_off 0 # लिंक 0 पर आंतरिक लूपबैक बंद करें |
| reg_पढ़ें | IP कोर रजिस्टर मान लौटाता है . | % reg_read 0x402 # लिंक 402 के पते 0 पर IP CSR रजिस्टर पढ़ें |
| reg_लिखें | लेखन पते पर आईपी कोर रजिस्टर करने के लिए . | % reg_write 0x401 0x1 # लिंक 0 के पते 1 पर IP CSR स्क्रैच रजिस्टर में 401x0 लिखें |
a. टाइप loop_on आंतरिक सीरियल लूपबैक मोड चालू करने के लिए.
b. chkphy_status टाइप करें PHY की स्थिति की जाँच करने के लिए। TXCLK, RXCLK, और RX स्थिति में स्थिर लिंक के लिए नीचे दिखाए गए समान मान होने चाहिए:
c. टाइप करें clear_all_stats TX और RX सांख्यिकी रजिस्टरों को साफ़ करने के लिए.
d. टाइप करें start_gen पैकेट निर्माण शुरू करने के लिए.
ई. टाइप stop_gen पैकेट निर्माण को रोकने के लिए.
f. टाइप करें chkmac_stats TX और RX सांख्यिकी काउंटर पढ़ने के लिए। सुनिश्चित करें कि:
i. प्रेषित पैकेट फ्रेम प्राप्त पैकेट फ्रेम से मेल खाते हैं।
ii. कोई त्रुटि फ़्रेम प्राप्त नहीं हुआ।
g. टाइप loop_off आंतरिक सीरियल लूपबैक को बंद करने के लिए.
चित्र 7. Sampले टेस्ट आउटपुट - TX और RX सांख्यिकी काउंटर
 |  |
F-टाइल 25G ईथरनेट FPGA IP डिज़ाइन एक्स के लिए दस्तावेज़ संशोधन इतिहासampले उपयोगकर्ता गाइड
| दस्तावेज़ संस्करण | इंटेल क्वार्टस प्राइम संस्करण | आईपी संस्करण | परिवर्तन |
| 2022.10.14 | 22.3 | 1.0.0 | प्रारंभिक रिहाई। |
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आईएसओ
9001:2015
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आईडी: 750200
संस्करण: 2022.10.14
दस्तावेज़ / संसाधन
 | Intel F-Tile 25G ईथरनेट FPGA IP डिज़ाइन Example [पीडीएफ] उपयोगकर्ता गाइड एफ-टाइल 25G ईथरनेट FPGA आईपी डिजाइन एक्सampले, एफ-टाइल 25 जी, एफ-टाइल 25 जी ईथरनेट एफपीजीए, एफपीजीए आईपी डिजाइन एक्सampले, आईपी डिजाइन पूर्वampले, 750200 |
