Intel® FPGA P-Tile Avalon ®
Streaming IP per PCI Express*
Design Example Guide d'utilisation
Aghjurnatu per Intel®
Quartus® Prime Design Suite: 21.3
Versione IP: 6.0.0
Guida d'usu
Design Example Description
1.1. Descrizzione Funziunale per l'Input / Output Programatu (PIO) Design Example
U disignu PIO example esegue trasferimenti di memoria da un processore host à un dispositivu di destinazione. In questu example, u processatore di l'ospitu dumanda MemRd è emWr à una sola dword
TLP.
U disignu PIO example crea automaticamente u filehè necessariu di simule è cumpilà in u software Intel Prime. U disignu example copre una larga gamma di parametri. Tuttavia, ùn copre micca tutte e pussibuli parametrizzazioni di u P-Tile Hard IP per PCIe.
Stu disignu example include i seguenti cumpunenti:
- A variante P-Tile Avalon Streaming Hard IP Endpoint (DUT) generata cù i paràmetri chì avete specificatu. Stu cumpunente conduce i dati TLP ricevuti à l'applicazione PIO
- U cumpunente di l'Applicazione PIO (APPS), chì esegue a traduzzione necessaria trà i TLP PCI Express è Avalon-MM simplice scrive è leghje à a memoria onchip.
- Un cumpunente di memoria in chip (MEM). Per u disignu 1×16 example, a memoria in chip hè custituita da un bloccu di memoria di 16 KB. Per u disignu 2×8 example, a memoria di u chip hè custituita da dui blocchi di memoria di 16 KB.
- Reset Release IP: Questa IP mantene u circuitu di cuntrollu in reset finu à chì u dispositivu hà entratu cumplettamente in u modu d'utilizatore. A FPGA affirmeghja u output INIT_DONE per signalà chì u dispusitivu hè in modu d'utilizatore. L'IP Reset Release genera una versione invertita di u signale INIT_DONE internu per creà l'output nINIT_DONE chì pudete aduprà per u vostru disignu. U signale nINIT_DONE hè altu finu à chì tuttu u dispusitivu entra in u modu d'utilizatore. Dopu chì nINIT_DONE affirmeghja (bassu), tutta a logica hè in modu d'utilizatore è opera nurmale. Pudete aduprà u signale nINIT_DONE in unu di i seguenti modi:
- Per gate un reset esternu o internu.
- Per portà l'input di reset à u transceiver è I/O PLLs.
- Per portà l'abilitazione di scrittura di blocchi di designu cum'è blocchi di memoria integrati, macchina di stati è registri di shift.
- Per guidà sincronamente u registru resettate i porti di input in u vostru disignu.
U bancu di prova di simulazione instanzia u disignu PIO example è un Root Port BFM per interfaccia cù l'Endpoint di destinazione.
Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritti quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti di Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di confià nantu à qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii. * Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.
ISO 9001: 2015 Registratu
Figura 1. Schema di bloccu per u Platform Designer PIO 1×16 Design Example Simulation Testbench
Figura 2. Schema di bloccu per u Platform Designer PIO 2×8 Design Example Simulation Testbench
U prugramma di prova scrive è leghje e dati da u listessu locu in a memoria di u chip. Compara i dati letti à u risultatu previstu. I rapporti di prova, "Simulazione fermata per via di a fine di successu" se ùn ci hè micca errore. U P-Tile Avalon
Disegnu in streaming example supporta e seguenti cunfigurazioni:
- Endpoint Gen4 x16
- Endpoint Gen3 x16
- Endpoint Gen4 x8x8
- Endpoint Gen3 x8x8
Nota: U bancu di prova di simulazione per u PCIe x8x8 PIO design example hè cunfiguratu per un unicu ligame PCIe x8 ancu se u disignu propiu implementa dui ligami PCIe x8.
Nota: Stu disignu example supporta solu i paràmetri predeterminati in l'Editor di Parametri di u P-tile Avalon Streaming IP per PCI Express.
Figura 3. Cuntenutu di u Sistema di Designer di Piattaforma per P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
U Platform Designer genera stu disignu per varianti finu à Gen4 x16.
Figura 4. Cuntenutu di u Sistema di Designer di Piattaforma per P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
U Platform Designer genera stu disignu per un massimu di varianti Gen4 x8x8.
1.2. Descrizzione Funziunale per u Disegnu Single Root I/O Virtualization (SR-IOV) Example
U disignu SR-IOV example esegue trasferimenti di memoria da un processore host à un dispositivu di destinazione. Supporta finu à dui PF è 32 VF per PF.
U disignu SR-IOV example crea automaticamente u fileHè necessariu per simulà è cumpilà in u software Intel Quartus Prime. Pudete scaricà u disignu compilatu à
un Intel Stratix® 10 DX Development Kit o un Intel Agilex™ Development Kit.
Stu disignu example include i seguenti cumpunenti:
- A variante P-Tile Avalon Streaming (Avalon-ST) IP Endpoint (DUT) generata cù i paràmetri chì avete specificatu. Stu cumpunente conduce i dati TLP ricevuti à l'applicazione SR-IOV.
- U cumpunente di l'applicazione SR-IOV (APPS), chì esegue a traduzzione necessaria trà i PCI Express TLP è a simplicità Avalon-ST scrive è leghje à a memoria in chip. Per u cumpunente SR-IOV APPS, una memoria di lettura TLP genererà un Cumplementu cù dati.
- Per un disignu SR-IOV exampcù dui PF è 32 VF per PF, ci sò 66 lochi di memoria chì u disignu example pò accede. I dui PF ponu accede à dui lochi di memoria, mentre chì i 64 VF (2 x 32) ponu accede à 64 lochi di memoria.
- Un Reset Release IP.
U bancu di prova di simulazione instanzia u disignu SR-IOV example è un Root Port BFM per interfaccia cù l'Endpoint di destinazione.
Figura 5. Schema di bloccu per u Platform Designer SR-IOV 1×16 Design Example Simulation Testbench
Figura 6. Schema di bloccu per u Platform Designer SR-IOV 2×8 Design Example Simulation Testbench
U prugramma di prova scrive è leghje e dati da u listessu locu in a memoria in chip in 2 PF è 32 VF per PF. Compara i dati letti à l'aspettatu
risultatu. I rapporti di prova, "Simulazione fermata per via di a fine di successu" se ùn ci hè micca errore.
U disignu SR-IOV example supporta e seguenti cunfigurazioni:
- Endpoint Gen4 x16
- Endpoint Gen3 x16
- Endpoint Gen4 x8x8
- Endpoint Gen3 x8x8
Figura 7. Cuntenutu di u Sistema di Designer di Piattaforma per P-Tile Avalon-ST cù SR-IOV per PCI Express 1×16 Design Example
Figura 8. Cuntenutu di u Sistema di Designer di Piattaforma per P-Tile Avalon-ST cù SR-IOV per PCI Express 2×8 Design Example
Guida Quick Start
Utilizendu u software Intel Quartus Prime, pudete generà un disignu I/O programatu (PIO) example per l'Intel FPGA P-Tile Avalon-ST Hard IP per PCI Express* IP core. U disignu generatu example riflette i paràmetri chì specificate. U PIO example trasferisce dati da un processore òspite à un dispositivu di destinazione. Hè appruvatu per applicazioni di larghezza di banda bassa. Stu disignu example crea automaticamente u fileHè necessariu per simulà è cumpilà in u software Intel Quartus Prime. Pudete scaricà u disignu compilatu à u vostru Cunsigliu di Sviluppu FPGA. Per scaricà in hardware persunalizatu, aghjurnà l'Intel Quartus Prime Settings File (.qsf) cù l'assignazioni di pin currette. Figura 9. Passi di sviluppu per u Design Example
Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritti quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti di Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di confià nantu à qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii. * Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.
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2.1. Struttura di u repertoriu
Figura 10. Struttura di u repertoriu per u Design Generated Example
2.2. Generazione di u Design Example
Figura 11. Prucedura
- In u software Intel Quartus Prime Pro Edition, crea un novu prughjettu (File ➤ Assistant New Project).
- Specificate l'annuariu, u nome è l'entità di primu livellu.
- Per Tipu di Prughjettu, accettate u valore predeterminatu, Prughjettu viotu. Cliccate Next.
- Per Add Files cliccate Next.
- Per i paràmetri di Famiglia, Dispositivu è Board in Famiglia, selezziunate Intel Agilex o Intel Stratix 10.
- Se avete sceltu Intel Stratix 10 in l'ultimu passu, selezziunate Stratix 10 DX in u menù a tendina Dispositivu.
- Selezziunate u Dispositivu Target per u vostru disignu.
- Cliccate Finish.
- In u Catalogu IP situà è aghjunghje l'Intel P-Tile Avalon-ST Hard IP per PCI Express.
- In a finestra di dialogu New IP Variant, specificate un nome per u vostru IP. Cliccate Crea.
- Nant'à i paràmetri di u livellu superiore è e schede PCIe* Settings, specificate i paràmetri per a vostra variazione IP. Sè vo aduprate u disignu SR-IOV example, fate i seguenti passi per attivà SR-IOV:
a. In a tabulazione Dispositivu PCIe* sottu a scheda PCIe* PCI Express / Capacità PCI, verificate a casella Abilita parechje funzioni fisiche.
b. In a tabulazione PCIe* Multifunction and SR-IOV System Settings, verificate a casella Abilita u supportu SR-IOV è specificate u numeru di PF è VF. Per e cunfigurazioni x8, verificate e caselle Abilita funzioni fisiche multiple è Attiva u supportu SR-IOV per e tabulazioni PCIe0 è PCIe1.
c. In a tabulazione PCIe* MSI-X sottu a scheda PCIe* PCI Express / Capacità PCI, attivate a funzione MSI-X cum'è necessariu.
d. In a tabulazione PCIe* Base Address Registers, attivate BAR0 sia per PF sia per VF.
e. L'altri paràmetri ùn sò micca supportati per stu disignu example. - Nantu à l'Example Designs tab, fate e seguenti selezioni:
a. Per Exampu Design Files, attivate l'opzioni di Simulazione è Sintesi.
Se ùn avete micca bisognu di sti simulazione o sintesi files, lassendu l'opzione (s) currispundenti disattivata riduce significativamente l'exampu tempu di generazione di disignu.
b. Per u Formatu HDL Generatu, solu Verilog hè dispunibule in a versione attuale.
c. Per Target Development Kit, sceglite l'Intel Stratix 10 DX P-Tile ES1 FPGA Development Kit, l'Intel Stratix 10 DX P-Tile Production FPGA Development Kit o l'Intel Agilex F-Series P-Tile ES0 FPGA Development Kit.
13. Selezziunà Generate Example Design per creà un disignu example chì pudete simule è scaricà in hardware. Se selezziunate una di e schede di sviluppu P-Tile, u dispositivu nantu à quella scheda sovrascrive u dispusitivu sceltu prima in u prughjettu Intel Quartus Prime se i dispositi sò diffirenti. Quandu u promptu vi dumanda di specificà u cartulare per u vostru example design, pudete accettà u cartulare predeterminatu, ./intel_pcie_ptile_ast_0_example_design, o sceglite un altru cartulare.
Figura 12. Example Designs Tab
- Cliccate Finish. Pudete salvà u vostru .ip file quannu dumandatu, ma ùn hè micca necessariu di pudè aduprà l'exampcuncepimentu.
- Aprite l'exampu prughjettu di disignu.
- Cumpilà l'example prughjettu di disignu per generà u .sof file per u cumpletu exampu disignu. Questu file hè ciò chì scaricate in una scheda per fà a verificazione di hardware.
- Chiudi u vostru exampu prughjettu di disignu.
Nota chì ùn pudete micca cambià l'allocazione di pin PCIe in u prughjettu Intel Quartus Prime. In ogni casu, per facilità u routing di PCB, pudete piglià avanzàtage di e funzioni di inversione di corsia è inversione di polarità supportate da questa IP.
2.3. Simulazione di u Design Example
A cunfigurazione di simulazione implica l'usu di un Root Port Bus Functional Model (BFM) per esercitarà l'IP Streaming P-tile Avalon per PCIe (DUT) cum'è mostra in i seguenti
figura.
Figura 13. PIO Design Example Simulation Testbench
Per più dettagli nantu à u testbench è i moduli in questu, riferite à Testbench à a pagina 15.
U diagramma di flussu seguente mostra i passi per simulà u disignu exampLe:
Figura 14. Prucedura
- Cambia à u cartulare di simulazione di testbench, / pcie_ed_tb/pcie_ed_tb/sim/ /simulatore.
- Eseguite u script di simulazione per u simulatore di a vostra scelta. Riferite à a tavula sottu.
- Analizà i risultati.
Nota: P-Tile ùn sustene micca simulazioni PIPE parallele.
Tabella 1. Passi per eseguisce a simulazione
| Simulatore | Directory di travagliu | Istruzzioni |
| ModelSim* SE, Siemens* EDA QuestaSim* - Intel FPGA Edition | <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ | 1. Invucà vsim (tipendu vsim, chì porta una finestra di cunsola induve pudete eseguisce i seguenti cumandamenti). 2. fà msim_setup.tcl Nota: In alternativa, invece di fà i Passi 1 è 2, pudete scrive: vsim -c -do msim_setup.tcl. 3. ld_debug 4. corre - tutti 5. Una simulazione riescita finisci cù u missaghju seguente, "Simulazione fermata per a fine di successu!" |
| VCS* | <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs | 1. Type sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS="" USER_DEFINED_ELAB_OPTIONS="-xlrm\ uniq_prior_final" USER_DEFINED_SIM_OPTIONS="" |
| cuntinuò… | ||
| Simulatore | Directory di travagliu | Istruzzioni |
| Nota: U cumandamentu sopra hè un cumandamentu di una sola linea. 2. Una simulazione riescita finisci cù u missaghju seguente, "Simulazione fermata per a fine di successu!" Nota: Per eseguisce una simulazione in modu interattivu, utilizate i seguenti passi: (se avete digià generatu un eseguibile simv in modu micca interattivu, sguassate simv è simv.diadir) 1. Aprite u vcs_setup.sh file è aghjunghje una opzione di debug à u cumandamentu VCS: vcs -debug_access+r 2. Cumpilà u disignu example: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS="- xlrm\ uniq_prior_final" SKIP_SIM=1 3. Inizia a simulazione in modu interattivu: simv -gui & |
Questu testbench simula finu à una variante Gen4 x16.
I rapporti di simulazione, "Simulazione si ferma per via di a fine di successu" se ùn ci hè micca errore.
2.3.1. Bancu di prova
U testbench usa un modulu di test driver, altpcietb_bfm_rp_gen4_x16.sv, per inizià a cunfigurazione è e transazzione di memoria. À l'iniziu, u modulu di test driver mostra l'infurmazioni da i registri Root Port è Endpoint Configuration Space, in modu chì pudete correlate à i paràmetri chì avete specificatu utilizendu l'Editor di Parametri.
L'exampu disignu è testbench sò generati dinamicamente basatu nantu à a cunfigurazione chì sceglite per l'IP P-Tile per PCIe. U testbench usa i paràmetri chì specificate in l'Editor di Parametri in Intel Quartus Prime. Stu bancu di prova simula finu à un ligame PCI Express ×16 utilizendu l'interfaccia seriale PCI Express. U disignu di testbench permette à più di un ligame PCI Express per esse simulatu à tempu. A figura seguente presenta un altu livellu view di u disignu PIO example.
Figura 15. PIO Design Example Simulation Testbench
U livellu più altu di u testbench istanzia i seguenti moduli principali:
- altpcietb_bfm_rp_gen4x16.sv - Questu hè u Root Port PCIe BFM.
// Percorsu di u repertoriu
/intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ / sim - pcie_ed_dut.ip: Questu hè u disignu Endpoint cù i paràmetri chì specificate.
// Percorsu di u repertoriu
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_pio0.ip: Stu modulu hè un scopu è iniziatore di transazzione per u disignu PIO example.
// Percorsu di u repertoriu
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_sriov0.ip: Stu modulu hè un scopu è iniziatore di transazzione per u disignu SR-IOV example.
// Percorsu di u repertoriu
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
Figura 16. SR-IOV Design Example Simulation Testbench
Inoltre, u testbench hà rutine chì facenu i seguenti compiti:
- Genera u clock di riferimentu per l'Endpoint à a frequenza necessaria.
- Fornisce un reset PCI Express à l'iniziu.
Per più dettagli nantu à u Root Port BFM, riferite à u capitulu TestBench di l'Intel FPGA P-Tile Avalon streaming IP for PCI Express User Guide.
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2.3.1.1. Test Driver Module
U modulu di test driver, intel_pcie_ptile_tbed_hwtcl.v, istanzià u toplevel BFM, altpcietb_bfm_top_rp.v.
U BFM di primu livellu cumpleta i seguenti compiti:
- Instanzia u driver è u monitor.
- Instanziate u Root Port BFM.
- Instanzia l'interfaccia seriale.
U modulu di cunfigurazione, altpcietb_g3bfm_configure.v, esegue i seguenti compiti:
- Configura è assigna i BAR.
- Configura u Root Port è Endpoint.
- Mostra i paràmetri di Spaziu di cunfigurazione cumpletu, BAR, MSI, MSI-X è AER.
2.3.1.2. PIO Design Example Testbench
A figura sottu mostra u disignu PIO example gerarchia di cuncepimentu di simulazione. I testi per u disignu PIO exampi sò definiti cù u paràmetru apps_type_hwtcl stabilitu à
3. I testi eseguiti sottu à stu valore di parametru sò definiti in ebfm_cfg_rp_ep_rootport, find_mem_bar è downstream_loop.
Figura 17. PIO Design Example Simulation Design Gerarchia
U testbench principia cù a furmazione di ligame è dopu accede à u spaziu di cunfigurazione di l'IP per l'enumerazione. Un compitu chjamatu downstream_loop (definitu in u Root Port
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) poi eseguisce a prova di ligame PCIe. Sta prova hè custituita da i seguenti passi:
- Emette un cumandamentu di scrittura di memoria per scrive una sola parola di dati in a memoria in chip daretu à l'Endpoint.
- Emette un cumandamentu di lettura di memoria per leghje i dati da a memoria in chip.
- Comparare i dati di lettura cù i dati di scrittura. Se currispondenu, a prova conta questu cum'è Pass.
- Repetite i Passi 1, 2 è 3 per 10 iterazioni.
A prima scrittura di memoria si svolge intornu à 219 noi. Hè seguita da una memoria di lettura à l'interfaccia Avalon-ST RX di u P-tile Hard IP per PCIe. U TLP Completion appare pocu dopu a dumanda di lettura di memoria à l'interfaccia Avalon-ST TX.
2.3.1.3. SR-IOV Design Example Testbench
A figura sottu mostra u disignu SR-IOV example gerarchia di cuncepimentu di simulazione. I testi per u disignu SR-IOV exampi sò realizati da u compitu chjamatu sriov_test,
chì hè definitu in altpcietb_bfm_cfbp.sv.
Figura 18. SR-IOV Design Example Simulation Design Gerarchia
U testbench SR-IOV supporta finu à duie Funzioni Fisiche (PF) è 32 Funzioni Virtuali (VF) per PF.
U testbench principia cù a furmazione di ligame è dopu accede à u spaziu di cunfigurazione di l'IP per l'enumerazione. Dopu questu, eseguisce i seguenti passi:
- Mandate una dumanda di scrittura di memoria à un PF seguita da una dumanda di lettura di memoria per leghje i stessi dati per paragunà. Se i dati di lettura currispondenu à i dati di scrittura, hè
un Passu. Questa prova hè realizata da u compitu chjamatu my_test (definitu in altpcietb_bfm_cfbp.v). Questa prova hè ripetuta duie volte per ogni PF. - Mandate una dumanda di scrittura di memoria à un VF seguita da una dumanda di lettura di memoria per leghje i stessi dati per paragunà. Se i dati di lettura currispondenu à i dati di scrittura, hè
un Passu. Questa prova hè realizata da u compitu chjamatu cfbp_target_test (definitu in altpcietb_bfm_cfbp.v). Questa prova hè ripetuta per ogni VF.
A prima scrittura di memoria si svolge intornu à 263 us. Hè seguita da una memoria di lettura à l'interfaccia Avalon-ST RX di PF0 di u P-tile Hard IP per PCIe. U TLP Completion appare pocu dopu a dumanda di lettura di memoria à l'interfaccia Avalon-ST TX.
2.4. Cumpilà u Design Example
- Navigate à /intel_pcie_ptile_ast_0_example_design/ è apre pcie_ed.qpf.
- Se selezziunate unu di i dui kit di sviluppu seguenti, i paràmetri di VID sò inclusi in u .qsf. file di u disignu generatu example, è ùn avete micca bisognu di aghjunghje manualmente. Nota chì sti paràmetri sò specifichi di u bordu.
• Kit di sviluppu Intel Stratix 10 DX P-Tile ES1 FPGA
• Kit di sviluppu Intel Stratix 10 DX P-Tile Production FPGA
• Kit di sviluppu Intel Agilex F-Series P-Tile ES0 FPGA - In u menù di Trattamentu, selezziunate Start Compilation.
2.5. Installazione di u Driver Kernel Linux
Prima di pudè pruvà u disignu example in hardware, duvete installà u kernel Linux
cunduttore. Pudete aduprà stu driver per fà e seguenti teste:
• Una prova di ligame PCIe chì eseguisce 100 scrive è leghje
• Spaziu di memoria DWORD
leghje è scrive
• Configurazione Space DWORD leghje è scrive
(1)
Inoltre, pudete aduprà u driver per cambià u valore di i seguenti parametri:
• U BAR esse usatu
• U dispusitivu sceltu (da specificà u bus, dispusitivu è funzione (BDF) numari per
u dispusitivu)
Fate i seguenti passi per installà u driver di kernel:
- Navigate à ./software/kernel/linux sottu l'exampu repertoriu di generazione di design.
- Cambia i permessi nantu à l'installazione, carica è scaricamentu files:
$ chmod 777 installà scaricamentu di carica - Installa u driver:
$ sudo ./install - Verificate l'installazione di u driver:
$ lsmod | grep intel_fpga_pcie_drv
Risultatu aspittatu:
intel_fpga_pcie_drv 17792 0 - Verificate chì Linux ricunnosce u disignu PCIe exampLe:
$ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
Nota: Se avete cambiatu l'ID di u venditore, rimpiazzà u novu ID di u venditore per Intel
ID di u venditore in questu cumandamentu.
Risultatu aspittatu:
Driver di kernel in usu: intel_fpga_pcie_drv
2.6. Eseguisce u Design Example
Eccu l'operazioni di prova chì pudete fà nantu à u P-Tile Avalon-ST PCIe design examples:
- In tutta sta guida d'utilizatore, i termini parola, DWORD è QWORD anu u stessu significatu chì anu in a Specificazione di Base PCI Express. Una parola è 16 bit, un DWORD è 32 bit, e un QWORD è 64 bit.
Table 2. Test Operations Supported by the P-Tile Avalon-ST PCIe Design Examples
| Operazioni | BAR obbligatorio | Supportatu da P-Tile Avalon-ST PCIe Design Example |
| 0: Test di ligame - 100 scrittura è leghje | 0 | Iè |
| 1: Scrivite u spaziu di memoria | 0 | Iè |
| 2: Leghjite u spaziu di memoria | 0 | Iè |
| 3: Scrivite u spaziu di cunfigurazione | N/A | Iè |
| 4: Leghjite u spaziu di cunfigurazione | N/A | Iè |
| 5: Cambia BAR | N/A | Iè |
| 6: Cambia u dispusitivu | N/A | Iè |
| 7: Habilita SR-IOV | N/A | Iè (*) |
| 8: Fate una prova di ligame per ogni funzione virtuale attivata chì appartene à u dispusitivu attuale | N/A | Iè (*) |
| 9: Eseguite DMA | N/A | Innò |
| 10: Quit u prugramma | N/A | Iè |
Nota: (*) Queste operazioni di prova sò dispunibuli solu quandu u disignu SR-IOV example hè sceltu.
2.6.1. Esecuzione di u PIO Design Example
- Navigate à ./software/user/example sottu u disignu exampu cartulare.
- Cumpilà u disignu exampl'applicazione:
$ fà - Eseguite a prova:
$ sudo ./intel_fpga_pcie_link_test
Pudete eseguisce a prova di ligame Intel FPGA IP PCIe in modu manuale o automaticu. Scegli trà:
• In modu automaticu, l 'applicazzioni selezziunà automaticamente u dispusitivu. A prova selezziunà u dispositivu Intel PCIe cù u BDF più bassu cumminendu u Vendor ID.
A prova selezziunà ancu u BAR dispunibile più bassu.
• In modu manuali, a prova ti queries per l'autobus, u dispusitivu è u numeru di funzione è BAR.
Per l'Intel Stratix 10 DX o Intel Agilex Development Kit, pudete determinà u
BDF scrivendu u cumandimu seguente:
$ lspci -d 1172:
4. Eccu i sample trascrizioni per i modi automaticu è manuale:
Modu automaticu:
Modu manuale:
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2.6.2. Esecuzione di u SR-IOV Design Example
Eccu i passi per pruvà u disignu SR-IOV example nantu à u hardware:
- Eseguite a prova di ligame Intel FPGA IP PCIe eseguendu u sudo ./
cumanda intel_fpga_pcie_link_test è dopu selezziunate l'opzione 1:
Selezziunà manualmente un dispusitivu. - Inserite u BDF di a funzione fisica per quale e funzioni virtuale sò attribuite.
- Inserite BAR "0" per andà in u menu di prova.
- Inserite l'opzione 7 per attivà SR-IOV per u dispusitivu attuale.
- Inserite u numeru di funzioni virtuale chì deve esse attivatu per u dispusitivu attuale.
- Inserite l'opzione 8 per fà una prova di ligame per ogni funzione virtuale attivata attribuita per a funzione fisica. L'applicazione di prova di ligame farà 100 scritture di memoria cù una sola parola di dati ognunu è poi leghje i dati per verificà. L'applicazione stamperà u numeru di funzioni virtuali chì anu fallutu a prova di ligame à a fine di a prova.
7. In un novu terminal, eseguite u lspci –d 1172: | grep -c "Altera" cumanda per verificà l'enumerazione di PF è VF. U risultatu previstu hè a summa di u numeru di funzioni fisiche è u numeru di funzioni virtuale.
P-tile Avalon Streaming IP per PCI Express Design
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Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritti quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti di Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di confià nantu à qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii. * Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.
ISO
9001: 2015
Arregistratu
Storia di a revisione di documenti per l'Intel P-Tile Avalon
Streaming Hard IP per PCIe Design Example Guide d'utilisation
| Versione di documentu | Version Intel Quartus Prime | Versione IP | Cambiamenti |
| 2021.10.04 | 21.3 | 6.0.0 | Cambiate e cunfigurazioni supportate per u disignu SR-IOV example da Gen3 x16 EP è Gen4 x16 EP à Gen3 x8 EP è Gen4 x8 EP in a Functional Description for the Single Root I/O Virtualization (SR-IOV) Design Exampa sezione. Aggiuntu u supportu per l'Intel Stratix 10 DX P-tile Production FPGA Development Kit à Generating the Design Exampa sezione. |
| 2021.07.01 | 21.2 | 5.0.0 | Eliminate e forme d'onda di simulazione per u disignu PIO è SR-IOV examples da a seccion Simulating the Design Example. Aghjurnatu u cumandamentu per vede u BDF in a sezione Esecuzione di u PIO Design Example. |
| 2020.10.05 | 20.3 | 3.1.0 | Eliminatu a sezione di i Registri dapoi u disignu Avalon Streaming exampi ùn anu micca un registru di cuntrollu. |
| 2020.07.10 | 20.2 | 3.0.0 | Aghjunghjenu forme d'onda di simulazione, descrizioni di casi di prova è descrizioni di risultati di prova per u disignu, esamples. Istruzzioni di simulazione aghjunte per u simulatore ModelSim à Simulating the Design Exampa sezione. |
| 2020.05.07 | 20.1 | 2.0.0 | Mise à jour du titre du document à l'IP de streaming Intel FPGA P-Tile Avalon pour PCI Express Design Example Guide d'Usuariu per scuntrà novi linee di nomenamentu legale. Aghjurnatu u cumandamentu di simulazione in modalità interattiva VCS. |
| 2019.12.16 | 19.4 | 1.1.0 | Aggiuntu u disignu SR-IOV exampa descrizzione. |
| 2019.11.13 | 19.3 | 1.0.0 | Aggiuntu Gen4 x8 Endpoint è Gen3 x8 Endpoint à a lista di cunfigurazioni supportate. |
| 2019.05.03 | 19.1.1 | 1.0.0 | Liberazione iniziale. |
Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritti quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti di Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di confià nantu à qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii. * Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.
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Versione: 2021.10.04
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