FPGA IP
مثال على التصميمample دليل المستخدم
F-Tile 25G إيثرنت إنتل®
تم التحديث لـ Intel® Quartus®
جناح التصميم الأساسي: 22.3
إصدار IP: 1.0.0

دليل البدء السريع

يوفر F-tile 25G Ethernet Intel FPGA IP لأجهزة Intel Agilex™ القدرة على إنشاء تصميمات مثلamples للتكوينات المحددة.
الشكل 1. تصميم على سبيل المثالampلو الاستخدام

بنية الدليل

الشكل 2. تصميم 25G Ethernet Intel FPGA IP Exampهيكل الدليل

• المحاكاة fileتقع s (testbench للمحاكاة فقط) فيample_dir> / exampcom.le_testbench.
• التصميم التجميعي فقط على سبيل المثالample موجود فيample_dir> / compilation_test_design.
• تكوين واختبار الأجهزة fileق (التصميم السابقampلو في الأجهزة) موجودة فيample_dir> / Hardware_test_design.

الجدول 1. الدليل و File الأوصاف

File الأسماء	وصف
eth_ex_25g.qpf	مشروع Intel Quartus® Prime file.
eth_ex_25g.qsf	إعدادات مشروع Intel Quartus Prime file.
eth_ex_25g.sdc	قيود تصميم سينوبسيس file. يمكنك نسخ هذا وتعديله file لتصميم 25GbE Intel FPGA IP الأساسي الخاص بك.
eth_ex_25g.v	تصميم Verilog HDL عالي المستوى على سبيل المثالample file. يستخدم تصميم القناة الواحدة Verilog file.
شائع/	تصميم الأجهزة على سبيل المثالampالدعم files.
hwtest / main.tcl	رئيسي file للوصول إلى وحدة تحكم النظام.

إنشاء مثال على التصميمample

الشكل 4. Exampعلامة تبويب التصميم في محرر معلمات F-tile 25G Ethernet Intel FPGA IP

اتبع هذه الخطوات لإنشاء مثال لتصميم الأجهزةample و testbench:

1. في إصدار Intel Quartus Prime Pro، انقر فوق File ➤ معالج مشروع جديد لإنشاء مشروع Quartus Prime جديد ، أو File ➤ افتح المشروع لفتح مشروع Quartus Prime موجود. يطالبك المعالج بتحديد جهاز.
2. في كتالوج IP، حدد موقع 25G Ethernet Intel FPGA IP لـ Agilex وحدده. تظهر نافذة تغيير IP الجديد.
3. حدد اسم المستوى الأعلى لتنوع IP الخاص بك وانقر فوق OK. يضيف محرر المعلمة المستوى الأعلى .ip file إلى المشروع الحالي تلقائيًا. إذا طُلب منك إضافة ملف .ip يدويًا file إلى المشروع، انقر فوق المشروع ➤ إضافة/إزالة Files في Project لإضافة ملف file.
4. في برنامج Intel Quartus Prime Pro Edition، يجب عليك تحديد جهاز Intel Agilex محدد في حقل الجهاز، أو الاحتفاظ بالجهاز الافتراضي الذي يقترحه برنامج Intel Quartus Prime.
   ملحوظة: تصميم الأجهزة على سبيل المثالampيقوم le بالكتابة فوق التحديد بالجهاز الموجود على اللوحة الهدف. يمكنك تحديد اللوحة المستهدفة من قائمة التصميم على سبيل المثالampلو الخيارات في السابقampعلامة التبويب تصميم.
5. انقر فوق موافق. يظهر محرر المعلمة.
6. في علامة التبويب IP ، حدد معلمات التباين الأساسي لـ IP الخاص بك.
7. على السابقينampعلامة التبويب le Design ، على سبيل المثالampتصميم Files ، حدد خيار المحاكاة لإنشاء جدول الاختبار ، وحدد خيار التجميع لإنشاء تصميم الأجهزة على سبيل المثالampجنيه. فقط فيريلوج HDL fileتم إنشاء ق.
   ملحوظة: لا يتوفر نواة VHDL IP وظيفية. حدد Verilog HDL فقط ، لتصميم IP الأساسي الخاص بك على سبيل المثالampليه.
8. بالنسبة لمجموعة أدوات تطوير الأهداف، حدد مجموعة أدوات تطوير جهاز الإرسال والاستقبال Agilex I-series-SoC
9. انقر فوق إنشاء Exampزر تصميم لو. حدد Exampتظهر نافذة دليل التصميم le.
10. إذا كنت ترغب في تعديل التصميم السابقampمسار الدليل أو اسمه من الإعدادات الافتراضية المعروضة (alt_e25_f_0_example_design) ، استعرض للوصول إلى المسار الجديد واكتب مثال التصميم الجديدampاسم دليل لو (ample_dir>).
11. انقر فوق موافق.

1.2.1. مثال على التصميمampلو المعلمات
الجدول 2. المعلمات في السابقampعلامة التبويب لو التصميم

المعلمة	وصف
Exampتصميم	متاح على سبيل المثالampتصاميم لو لإعدادات معلمة IP. فقط قناة واحدة السابقينampالتصميم مدعوم لعنوان IP هذا.
Exampتصميم Files	ال fileلتوليدها لمرحلة التطوير المختلفة. • المحاكاة - يولد ما هو ضروري fileق لمحاكاة السابقampالتصميم. • التوليف - يولد التوليف fileس. استخدم هذه fileلتجميع التصميم في برنامج Intel Quartus Prime Pro Edition لاختبار الأجهزة وإجراء تحليل توقيت ثابت.
يولد File شكل	شكل RTL files للمحاكاة — Verilog.
حدد لوحة	الأجهزة المدعومة لتنفيذ التصميم. عند تحديد لوحة تطوير Intel FPGA، استخدم الجهاز AGIB027R31B1E2VRO باعتباره الجهاز المستهدف للتصميم على سبيل المثالampجيل لو. Agilex I-series Transceiver-SoC Dev Kit: يتيح لك هذا الخيار اختبار التصميم على سبيل المثالample على مجموعة تطوير Intel FPGA IP المحددة. يقوم هذا الخيار تلقائيًا بتحديد الجهاز المستهدف لـ AGIB027R31B1E2VRO. إذا كانت مراجعة اللوحة الخاصة بك ذات درجة جهاز مختلفة، فيمكنك تغيير الجهاز المستهدف. لا أحد: يستثني هذا الخيار جوانب الأجهزة الخاصة بالتصميم، على سبيل المثالampليه.

1.3. توليد البلاط Files

يعد إنشاء منطق الدعم بمثابة خطوة ما قبل التوليف المستخدمة لإنشاء التجانبات ذات الصلة fileمطلوب للمحاكاة وتصميم الأجهزة. مطلوب جيل البلاط للجميع
محاكاة التصميم القائم على البلاط F. يجب عليك إكمال هذه الخطوة قبل المحاكاة.

1. في موجه الأوامر، انتقل إلى المجلد compilation_test_design في ملفك السابقampلو التصميم: قرص مضغوط /compilation_test_design.
2. قم بتشغيل الأمر التالي: quartus_tlg alt_eth_25g

1.4. محاكاة تصميم F-tile 25G Ethernet Intel FPGA IP 
Exampلو Testbench
يمكنك تجميع التصميم ومحاكاته عن طريق تشغيل برنامج نصي للمحاكاة من موجه الأوامر.

1. في موجه الأوامر، قم بتغيير دليل العمل الذي يحاكي testbench: cdample_dir>/ex_25g/sim.
2. قم بتشغيل محاكاة إعداد IP:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

الجدول 3. خطوات محاكاة Testbench

محاكي	تعليمات
VCS *	في سطر الأوامر ، اكتب sh run_vcs.sh
كويستاسيم*	في سطر الأوامر، اكتب vsim -do run_vsim.do -logfile vsim.log إذا كنت تفضل المحاكاة دون إظهار واجهة المستخدم الرسومية لـ QuestaSim، فاكتب vsim -c -do run_vsim.do -logfile vsim.log
الإيقاع -إكسيليوم*	في سطر الأوامر ، اكتب sh run_xcelium.sh

تنتهي المحاكاة الناجحة بالرسالة التالية:
تمت المحاكاة. أو Testbench كاملة.
بعد الانتهاء بنجاح، يمكنك تحليل النتائج.
1.5 تجميع وتكوين مثال التصميمampجنيه في الأجهزة
يتيح لك محرر المعلمات الأساسية Intel FPGA IP 25G Ethernet تجميع التصميم وتكوينه على سبيل المثالampلو على مجموعة أدوات تطوير الهدف.

لتجميع وتكوين التصميم على سبيل المثالampعلى الأجهزة، اتبع الخطوات التالية:

1. قم بتشغيل برنامج Intel Quartus Prime Pro Edition وحدد المعالجة ← بدء التجميع لتجميع التصميم.
2. بعد إنشاء كائن SRAM file .sof ، اتبع هذه الخطوات لبرمجة تصميم الأجهزة على سبيل المثالample على جهاز Intel Agilex:
   أ. من القائمة أدوات، انقر فوق المبرمج.
   ب. في "المبرمج"، انقر فوق "إعداد الأجهزة".
   ج. حدد جهاز البرمجة.
   د. حدد وأضف لوحة Intel Agilex إلى جلسة Intel Quartus Prime Pro Edition الخاصة بك.
   ه. تأكد من ضبط الوضع على JTAG.
   F. حدد جهاز Intel Agilex وانقر فوق "إضافة جهاز". يعرض المبرمج
   رسم تخطيطي للاتصالات بين الأجهزة الموجودة على اللوحة الخاصة بك.
   ز. في الصف الذي يحتوي على .sof الخاص بك، حدد المربع الخاص بـ .sof.
   ح. حدد المربع في عمود البرنامج/التكوين.
   أنا. انقر فوق ابدأ.

1.6. اختبار تصميم أجهزة F-tile 25G Ethernet Intel FPGA IP Example
بعد تجميع التصميم الأساسي لـ F-tile 25G Ethernet Intel FPGA IP على سبيل المثالampإذا قمت بتكوينه على جهاز Intel Agilex الخاص بك، فيمكنك استخدام وحدة تحكم النظام لبرمجة IP الأساسية.
لتشغيل وحدة تحكم النظام واختبار تصميم الأجهزة على سبيل المثالample ، اتبع هذه الخطوات:

1. في برنامج Intel Quartus Prime Pro Edition، حدد الأدوات ← النظام
   أدوات التصحيح ➤ وحدة تحكم النظام لتشغيل وحدة تحكم النظام.
2. في جزء وحدة تحكم Tcl، اكتب cd hwtest لتغيير الدليل إلى / hardware_test_design/hwtest.
3. اكتب source.tcl لفتح اتصال بـ JTAG يتقن.

اتبع إجراء الاختبار في قسم اختبار الأجهزة في التصميم على سبيل المثالampقم بمراقبة نتائج الاختبار في وحدة تحكم النظام.

تصميم F-tile 25G Ethernet على سبيل المثالampلو لأجهزة Intel Agilex

تصميم F-tile 25G Ethernet على سبيل المثالampيوضح le حل Ethernet لأجهزة Intel Agilex التي تستخدم 25G Ethernet Intel FPGA IP core.
إنشاء التصميم السابقampلو من السابقينampعلامة التبويب "تصميم" لمحرر معلمات 25G Ethernet Intel FPGA IP. يمكنك أيضًا اختيار إنشاء التصميم مع أو بدونه
ميزة تصحيح الخطأ الأمامي لـ Reed-Solomon (RS-FEC).
2.1. المميزات

• يدعم قناة إيثرنت واحدة تعمل بسرعة 25 جيجا.
• يولد التصميم السابقampمع ميزة RS-FEC.
• يوفر منصة الاختبار والنص المحاكاة.
• يقوم بإنشاء مثيل F-Tile Reference ونظام PLL Clocks Intel FPGA IP بناءً على تكوين IP.

2.2 متطلبات الأجهزة والبرامج
تستخدم Intel الأجهزة والبرامج التالية لاختبار التصميم السابقample في نظام Linux:

• برنامج إنتل كوارتوس برايم برو إيديشن.
• Siemens* EDA QuestaSim، وSynopsys* VCS، وCadence Xcelium Simulator.
• مجموعة تطوير جهاز الإرسال والاستقبال Intel Agilex I-series-SoC (AGIB027R31B1E2VRO) لاختبار الأجهزة.

2.3. الوصف الوظيفي
تصميم F-tile 25G Ethernet على سبيل المثالampيتكون le من المتغير الأساسي MAC + PCS + PMA. تُظهر المخططات المجمعة التالية مكونات التصميم وإشارات المستوى الأعلى للمتغير الأساسي MAC+PCS+PMA في تصميم F-tile 25G Ethernet على سبيل المثالampليه.
الشكل 5. مخطط الكتلة - تصميم F-tile 25G Ethernet على سبيل المثالampلو (MAC + PCS + البديل الأساسي لـ PMA)

2.3.1. مكونات التصميم
الجدول 4. مكونات التصميم

عنصر	وصف
F-بلاط 25G إيثرنت إنتل FPGA IP	يتكون من MAC وPCS وجهاز إرسال واستقبال PHY، بالتكوين التالي: • البديل الأساسي: ماك+PCS+سلطة النقد الفلسطينية • تفعيل التحكم في التدفق: خياري • تمكين إنشاء خطأ الارتباط: خياري • تمكين عبور الديباجة: خياري • تمكين جمع الإحصائيات: خياري • تمكين عدادات إحصائيات MAC: خياري • تردد الساعة المرجعية: 156.25 للتصميم السابقampمع ميزة RS-FEC، يتم تكوين المعلمة الإضافية التالية: • تفعيل RS-FEC: خياري
مرجع F-Tile ونظام PLL Clocks Intel FPGA IP	تتوافق إعدادات محرر معلمات F-Tile Reference وSystem PLL Clocks Intel FPGA IP مع متطلبات F-tile 25G Ethernet Intel FPGA IP. إذا قمت بإنشاء التصميم السابقampلو باستخدام توليد السابقينampتصميم في محرر معلمة IP، يتم إنشاء مثيل IP تلقائيًا. إذا قمت بإنشاء التصميم الخاص بك على سبيل المثالample، يجب عليك إنشاء مثيل IP هذا يدويًا وتوصيل كافة منافذ الإدخال/الإخراج. للحصول على معلومات حول عنوان IP هذا، راجع F-Tile Architecture ودليل مستخدم PMA و FEC Direct PHY IP.
منطق العميل	يتكون من: • مولد حركة المرور، الذي يقوم بإنشاء حزم متتابعة إلى 25G Ethernet Intel FPGA IP الأساسية للإرسال. • مراقبة حركة المرور، والتي تراقب الحزم المتتابعة القادمة من 25G Ethernet Intel FPGA IP core.
المصدر والتحقيق	إشارات المصدر والمسبار، بما في ذلك إشارة إدخال إعادة ضبط النظام، والتي يمكنك استخدامها لتصحيح الأخطاء.

معلومات ذات صلة
F-Tile Architecture ودليل مستخدم PMA و FEC Direct PHY IP

محاكاة

يرسل جهاز الاختبار حركة المرور عبر قلب IP، ويمارس جانب الإرسال وجانب الاستقبال من قلب IP.
2.4.1. اختبار مقاعد البدلاء
الشكل 6. رسم تخطيطي لـ F-tile 25G Ethernet Intel FPGA IP Design Exampلو محاكاة منضدة الاختبار

الجدول 5. مكونات Testbench

عنصر	وصف
الجهاز قيد الاختبار (DUT)	25G إيثرنت إنتل FPGA IP الأساسية.
مولد حزم إيثرنت ومراقبة الحزم	• يقوم مولد الحزم بإنشاء الإطارات وإرسالها إلى DUT. • يقوم مراقب الحزم بمراقبة مسارات بيانات TX وRX ويعرض الإطارات في وحدة تحكم المحاكاة.
مرجع F-Tile ونظام PLL Clocks Intel FPGA IP	يولد جهاز الإرسال والاستقبال والساعات المرجعية لنظام PLL.

2.4.2. مثال على تصميم المحاكاةampمكونات لو
جدول 6. تصميم F-tile 25G Ethernet السابقampلو Testbench File الأوصاف

File اسم	وصف
Testbench والمحاكاة Files
basic_avl_tb_top.v	منضدة اختبار عالية المستوى file. يقوم جهاز الاختبار بإنشاء مثيل DUT، ويقوم بإجراء تكوين Avalon® المعين للذاكرة على مكونات التصميم ومنطق العميل، ويرسل ويستقبل الحزم من أو إلى 25G Ethernet Intel FPGA IP.
مخطوطات Testbench
تابع…

File اسم	وصف
run_vsim.do	البرنامج النصي ModelSim لتشغيل testbench.
run_vcs.sh	البرنامج النصي Synopsys VCS لتشغيل testbench.
run_xcelium.sh	البرنامج النصي Cadence Xcelium لتشغيل منصة الاختبار.

2.4.3. حالة اختبار
تقوم حالة اختبار المحاكاة بتنفيذ الإجراءات التالية:

1. يقوم بإنشاء مثيل F-tile 25G Ethernet Intel FPGA IP ومرجع F-Tile ونظام PLL Clocks Intel FPGA IP.
2. ينتظر حتى تستقر إشارة حالة RX وPHY.
3. يطبع حالة PHY.
4. يرسل ويستقبل 10 بيانات صالحة.
5. يحلل النتائج. يعرض اختبار الاختبار الناجح "اكتمل اختبار الاختبار".

ما يليampيوضح إخراج le إجراء اختبار محاكاة ناجح:

تجميع

اتبع الإجراء الموجود في تجميع وتكوين التصميم السابقampلو في الأجهزة لتجميع وتكوين التصميم على سبيل المثالampلو في الأجهزة المحددة.
يمكنك تقدير استخدام الموارد وFmax باستخدام تصميم التجميع فقط على سبيل المثالampلو. يمكنك تجميع التصميم الخاص بك باستخدام أمر Start Compilation الموجود على ملف
قائمة المعالجة في برنامج Intel Quartus Prime Pro Edition. يؤدي التجميع الناجح إلى إنشاء ملخص تقرير التجميع.
لمزيد من المعلومات، راجع تجميع التصميم في دليل مستخدم Intel Quartus Prime Pro Edition.
معلومات ذات صلة

• تجميع وتكوين مثال التصميمampفي الأجهزة في الصفحة 7
• تجميع التصميم في دليل مستخدم Intel Quartus Prime Pro Edition

2.6. اختبار الأجهزة
في تصميم الأجهزة على سبيل المثالample ، يمكنك برمجة نواة IP في وضع الاسترجاع التسلسلي الداخلي وإنشاء حركة مرور على جانب الإرسال الذي يتكرر مرة أخرى عبر جانب الاستقبال.
اتبع الإجراء الموجود على رابط المعلومات ذات الصلة المقدم لاختبار التصميم على سبيل المثالampلو في الأجهزة المحددة.
معلومات ذات صلة
اختبار تصميم أجهزة F-tile 25G Ethernet Intel FPGA IP Example في الصفحة 8
2.6.1. إجراء الاختبار
اتبع هذه الخطوات لاختبار التصميم على سبيل المثالampلو في الأجهزة:

1. قبل إجراء اختبار الأجهزة لهذا التصميم على سبيل المثالampلو، يجب عليك إعادة ضبط النظام:
   أ. انقر فوق أدوات ➤ أداة محرر المصادر والمسبارات داخل النظام لواجهة المستخدم الرسومية للمصدر والمسبار الافتراضية.
   ب. قم بتبديل إشارة إعادة ضبط النظام (المصدر [3:0]) من 7 إلى 8 لتطبيق عمليات إعادة التعيين وإعادة إشارة إعادة ضبط النظام مرة أخرى إلى 7 لتحرير النظام من حالة إعادة التعيين.
   ج. مراقبة إشارات المسبار والتأكد من صحة الحالة.
2. في وحدة تحكم النظام، انتقل إلى المجلد hwtest وقم بتشغيل الأمر: source main.tcl لتحديد ملف JTAG يتقن. بشكل افتراضي، أول JTAG سيد على JTAG تم تحديد السلسلة. لتحديد JTAG رئيسي لأجهزة Intel Agilex، قم بتشغيل هذا الأمر: set_jtag <number of appropriate JTAG سيد>. السابقampلو: set_jtag 1.
3. قم بتشغيل الأوامر التالية في وحدة تحكم النظام لبدء اختبار الاسترجاع التسلسلي:

الجدول 7. معلمات الأمر

المعلمة	وصف	Exampلو الاستخدام
chkphy_status	يعرض ترددات الساعة وحالة قفل PHY.	% chkphy_status 0 # التحقق من حالة الرابط 0
chkmac_stats	يعرض القيم في عدادات إحصائيات MAC.	% chkmac_stats 0 # التحقق من عداد إحصائيات نظام التشغيل Mac للرابط 0
Clear_all_stats	مسح عدادات إحصائيات IP الأساسية.	% Clear_all_stats 0 # مسح عداد الإحصائيات للرابط 0
start_gen	يبدأ مولد الحزمة.	% start_gen 0 # ابدأ في إنشاء الحزمة على الرابط 0
stop_gen	يوقف مولد الحزمة.	% stop_gen 0 # إيقاف إنشاء الحزم على الرابط 0
loop_on	يقوم بتشغيل الاسترجاع التسلسلي الداخلي.	%loop_on 0 # قم بتشغيل الاسترجاع الداخلي على الرابط 0
loop_off	يقوم بإيقاف تشغيل الاسترجاع التسلسلي الداخلي.	%loop_off 0 # قم بإيقاف تشغيل الاسترجاع الداخلي على الرابط 0
reg_read	تُرجع قيمة تسجيل IP الأساسية عند .	% reg_read 0x402 # اقرأ تسجيل IP CSR على العنوان 402 من الرابط 0
reg_write	يكتب إلى سجل IP الأساسي في العنوان .	% reg_write 0x401 0x1 # اكتب 0x1 إلى سجل IP CSR المؤقت على العنوان 401 من الرابط 0

أ. اكتب حلقة_on لتشغيل وضع الاسترجاع التسلسلي الداخلي.
ب. اكتب chkphy_status للتحقق من حالة PHY. يجب أن تحتوي حالة TXCLK وRXCLK وRX على نفس القيم الموضحة أدناه للحصول على رابط ثابت:

ج. اكتب Clear_all_stats لمسح سجلات إحصائيات TX وRX.
د. اكتب start_gen لبدء إنشاء الحزمة.
ه. اكتب stop_gen لإيقاف إنشاء الحزمة.
F. اكتب chkmac_stats لقراءة عدادات إحصائيات TX وRX. تأكد من أن:
أنا. تتطابق إطارات الحزمة المرسلة مع إطارات الحزمة المستلمة.
ثانيا. لم يتم تلقي أي إطارات خطأ.
ز. اكتب حلقة_إيقاف لإيقاف تشغيل الاسترجاع التسلسلي الداخلي.
الشكل 7. Sampمخرجات الاختبار — عدادات إحصائيات TX وRX

سجل مراجعة المستندات لتصميم F-tile 25G Ethernet FPGA IP Example دليل المستخدم

نسخة الوثيقة	إصدار Intel Quartus Prime	إصدار IP	التغييرات
2022.10.14	22.3	1.0.0	الإصدار الأولي.

شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات. * قد تكون الأسماء والعلامات التجارية الأخرى مملوكة لآخرين.
ايزو
9001:2015
مسجل

نسخة على الانترنت
إرسال التعليقات
المعرف: 750200
الإصدار: 2022.10.14

المستندات / الموارد

انتل F-Tile 25G Ethernet FPGA IP Design Example [بي دي اف] دليل المستخدم F-Tile 25G Ethernet FPGA IP Design Example، F-Tile 25G، F-Tile 25G Ethernet FPGA، FPGA IP Design Exampلو ، IP Design Exampلو ، 750200

مراجع

• دليل المستخدم