IP dell'FPGA
Design esample Guida per l'utente
F-Tile 25G Ethernet Intel®
Aggiornato per Intel® Quartus®
Prime Design Suite: 22.3
Versione IP: 1.0.0

Guida rapida

L'IP Intel FPGA Ethernet 25G F-tile per i dispositivi Intel Agilex™ offre la capacità di generare design example per le configurazioni selezionate.
Figura 1. Progettazione esampl'utilizzo

Struttura Directory

Figura 2. 25G Ethernet Intel FPGA IP Design Example Struttura della directory

• La simulazione files (testbench solo per la simulazione) si trovano inample_dir>/example_testbench.
• Il design solo per la compilazione esample si trova inample_dir>/compilation_test_design.
• La configurazione e il test dell'hardware files (il disegno esample nell'hardware) si trovano inample_dir>/hardware_test_design.

Tabella 1. Directory e File Descrizioni

File Nomi	Descrizione
eth_ex_25g.qpf	Progetto Intel Quartus® Prime file.
eth_ex_25g.qsf	Impostazioni del progetto Intel Quartus Prime file.
eth_ex_25g.sdc	Sinossi Vincoli di progettazione file. Puoi copiarlo e modificarlo file per il tuo progetto di core IP Intel FPGA da 25 GbE.
eth_ex_25g.v	Design Verilog HDL di alto livello esample file. Il design a canale singolo utilizza Verilog file.
comune/	Progettazione hardware esampil supporto files.
hwtest/main.tcl	Principale file per accedere alla console di sistema.

Generazione del progetto esample

Figura 4. Example Design Tab nell'editor dei parametri IP Intel FPGA Ethernet 25G F-tile

Segui questi passaggi per generare il progetto hardware esample e banco di prova:

1. In Intel Quartus Prime Pro Edition, fare clic su File ➤ Creazione guidata nuovo progetto per creare un nuovo progetto Quartus Prime, oppure File ➤ Apri progetto per aprire un progetto Quartus Prime esistente. La procedura guidata richiede di specificare un dispositivo.
2. Nel catalogo IP, individuare e selezionare 25G Ethernet Intel FPGA IP per Agilex. Viene visualizzata la finestra Nuova variazione IP.
3. Specifica un nome di primo livello per la tua variante IP e fai clic su OK. L'editor dei parametri aggiunge il .ip di primo livello file automaticamente al progetto corrente. Se ti viene chiesto di aggiungere manualmente il file .ip file al progetto, fare clic su Progetto ➤ Aggiungi/Rimuovi Files in Project per aggiungere il file file.
4. Nel software Intel Quartus Prime Pro Edition, è necessario selezionare un dispositivo Intel Agilex specifico nel campo Dispositivo oppure mantenere il dispositivo predefinito proposto dal software Intel Quartus Prime.
   Nota: Il design dell'hardware esample sovrascrive la selezione con il dispositivo sulla scheda di destinazione. Si specifica la scheda di destinazione dal menu del design esample opzioni nell'Esampscheda Progettazione.
5. Fare clic su OK. Viene visualizzato l'editor dei parametri.
6. Nella scheda IP, specifica i parametri per la variazione del core IP.
7. Sull'esample Scheda Progettazione, per esampil design Files, selezionare l'opzione Simulazione per generare il banco di prova e selezionare l'opzione Sintesi per generare il progetto hardware example. Solo Verilog HDL filevengono generati s.
   Nota: Non è disponibile un core IP VHDL funzionale. Specifica solo Verilog HDL, per il tuo progetto core IP esamplui.
8. Per Target Development Kit, seleziona Agilex I-series Transceiver-SoC Dev Kit
9. Fare clic su Genera Example Pulsante Design. Il Select ExampViene visualizzata la finestra Design Directory.
10. Se si desidera modificare il design esamppercorso o nome della directory dai valori predefiniti visualizzati (alt_e25_f_0_example_design), passare al nuovo percorso e digitare il nuovo design exampnome della directory (ample_dir>).
11. Fare clic su OK.

1.2.1. Progettazione esample Parametri
Tabella 2. Parametri nell'Esample Scheda Progettazione

Parametro	Descrizione
Exampil design	Disponibile esample progettazioni per le impostazioni dei parametri IP. Solo monocanale esample design è supportato per questo IP.
Exampil design Files	IL files da generare per le diverse fasi di sviluppo. • Simulazione: genera il necessario files per simulare l'exampdesign. • Sintesi: genera la sintesi fileS. Usa questi files per compilare il progetto nel software Intel Quartus Prime Pro Edition per il test dell'hardware ed eseguire analisi di temporizzazione statica.
Generare File Formato	Il formato dell'RTL files per simulazione: Verilog.
Seleziona Consiglio	Hardware supportato per l'implementazione del progetto. Quando si seleziona una scheda di sviluppo Intel FPGA, utilizzare il dispositivo AGIB027R31B1E2VRO come dispositivo di destinazione per la progettazione example generazione. Agilex I-series Transceiver-SoC Dev Kit: questa opzione consente di testare il design, ad esample sul kit di sviluppo Intel FPGA IP selezionato. Questa opzione seleziona automaticamente il dispositivo di destinazione di AGIB027R31B1E2VRO. Se la tua revisione della scheda ha un grado di dispositivo diverso, puoi cambiare il dispositivo di destinazione. Nessuno: Questa opzione esclude gli aspetti hardware per la progettazione esamplui.

1.3. Generazione tessera Files

La Support-Logic Generation è una fase di pre-sintesi utilizzata per generare tile correlati fileÈ necessario per la simulazione e la progettazione hardware. La generazione di tessere è richiesta per tutti
Simulazioni progettuali basate su F-tile. È necessario completare questo passaggio prima della simulazione.

1. Al prompt dei comandi, vai alla cartella compilation_test_design nel tuo file exampil design: cd /compilation_test_design.
2. Esegui il seguente comando: quartus_tlg alt_eth_25g

1.4. Simulazione del design IP Intel FPGA Ethernet F-tile 25G 
Exampil banco di prova
È possibile compilare e simulare il progetto eseguendo uno script di simulazione dal prompt dei comandi.

1. Al prompt dei comandi, modificare il testbench che simula la directory di lavoro: cdample_dir>/ex_25g/sim.
2. Eseguire la simulazione della configurazione IP: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabella 3. Passaggi per simulare il banco di prova

Simulatore	Istruzioni
VCS*	Nella riga di comando, digitare sh run_vcs.sh
Questo Sim*	Nella riga di comando, digitare vsim -do run_vsim.do -logfile vsim.log Se preferisci simulare senza aprire la GUI di QuestaSim, digita vsim -c -do run_vsim.do -logfile vsim.log
Cadenza -Xcelium*	Nella riga di comando, digita sh run_xcelium.sh

Una simulazione riuscita termina con il seguente messaggio:
Simulazione superata. o Banco di prova completo.
Dopo il completamento con successo, è possibile analizzare i risultati.
1.5. Compilazione e configurazione del progetto esample in Hardware
L'editor di parametri core 25G Ethernet Intel FPGA IP consente di compilare e configurare il progetto esample su un kit di sviluppo target.

Per compilare e configurare un progetto esample sull'hardware, attenersi alla seguente procedura:

1. Avviare il software Intel Quartus Prime Pro Edition e selezionare Elaborazione ➤ Avvia compilazione per compilare il progetto.
2. Dopo aver generato un oggetto SRAM file .sof, attenersi alla seguente procedura per programmare il progetto hardware esample sul dispositivo Intel Agilex:
   un. Nel menu Strumenti, fare clic su Programmatore.
   b. Nel programmatore, fare clic su Configurazione hardware.
   c. Seleziona un dispositivo di programmazione.
   d. Seleziona e aggiungi la scheda Intel Agilex alla tua sessione Intel Quartus Prime Pro Edition.
   e. Assicurarsi che Mode sia impostato su JTAG.
   f. Selezionare il dispositivo Intel Agilex e fare clic su Aggiungi dispositivo. Viene visualizzato il Programmatore
   uno schema a blocchi delle connessioni tra i dispositivi sulla tua scheda.
   g. Nella riga con il tuo .sof, seleziona la casella per il .sof.
   h. Selezionare la casella nella colonna Programma/Configura.
   io. Fare clic su Avvia.

1.6. Test dell'F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
Dopo aver compilato il design del core IP Intel FPGA Ethernet F-tile 25G esample e configurarlo sul dispositivo Intel Agilex, è possibile utilizzare la console di sistema per programmare il core IP.
Per accendere la console di sistema e testare il design dell'hardware, ad esample, segui questi passaggi:

1. Nel software Intel Quartus Prime Pro Edition, selezionare Strumenti ➤ Sistema
   Strumenti di debug ➤ Console di sistema per avviare la console di sistema.
2. Nel riquadro Tcl Console, digita cd hwtest per cambiare la directory in / hardware_test_design/hwtest.
3. Digita source main.tcl per aprire una connessione al server JTAG maestro.

Seguire la procedura di test nella sezione Test hardware del progetto esample e osservare i risultati del test nella console di sistema.

F-tile 25G Ethernet Design esampfile per i dispositivi Intel Agilex

Il design F-tile 25G Ethernet esample dimostra una soluzione Ethernet per dispositivi Intel Agilex utilizzando il core IP FPGA Intel 25G Ethernet.
Genera il design esample dall'Esample Scheda Design dell'editor di parametri IP Intel FPGA 25G Ethernet. Puoi anche scegliere di generare il disegno con o senza
la funzione Reed-Solomon Forward Error Correction (RS-FEC).
2.1 Caratteristiche

• Supporta un singolo canale Ethernet funzionante a 25G.
• Genera design esampfile con funzionalità RS-FEC.
• Fornisce testbench e script di simulazione.
• Crea istanze di riferimento F-Tile e clock PLL di sistema Intel FPGA IP basato sulla configurazione IP.

2.2. Requisiti hardware e software
Intel utilizza il seguente hardware e software per testare il design, ad esample in un sistema Linux:

• Software Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsys* VCS e il simulatore Cadence Xcelium.
• Kit di sviluppo Transceiver-SoC Intel Agilex serie I (AGIB027R31B1E2VRO) per test hardware.

2.3. Descrizione funzionale
Il design F-tile 25G Ethernet esample consiste nella variante core MAC+PCS+PMA. I seguenti diagrammi a blocchi mostrano i componenti del design e i segnali di primo livello della variante core MAC+PCS+PMA nel design F-tile 25G Ethernet examplui.
Figura 5. Diagramma a blocchi—F-tile 25G Ethernet Design Example (Variante principale MAC+PCS+PMA)

2.3.1. Componenti di progettazione
Tabella 4. Componenti di progettazione

Componente	Descrizione
F-tile 25G Ethernet Intel FPGA IP	Consiste di MAC, PCS e Transceiver PHY, con la seguente configurazione: • Variante principale: MAC+PCS+PMA • Abilita il controllo del flusso: Opzionale • Abilita la generazione di errori di collegamento: Opzionale • Abilita il passthrough del preambolo: Opzionale • Abilita la raccolta delle statistiche: Opzionale • Abilita i contatori delle statistiche MAC: Opzionale • Frequenza di clock di riferimento: 156.25 Per il design esample con la funzione RS-FEC, viene configurato il seguente parametro aggiuntivo: • Abilita RS-FEC: Opzionale
Riferimento F-Tile e clock PLL di sistema Intel FPGA IP	Le impostazioni dell'editor dei parametri IP Intel FPGA Reference e System PLL Clocks di F-Tile sono in linea con i requisiti dell'IP Intel FPGA Ethernet 25G F-tile. Se generi il design esample usando Genera esampil design pulsante nell'editor dei parametri IP, l'IP viene istanziato automaticamente. Se crei il tuo design esample, è necessario istanziare manualmente questo IP e connettere tutte le porte I/O. Per informazioni su questo IP, fare riferimento a F-Tile Architecture e PMA e FEC Direct PHY IP Guida per l'utente.
Logica del cliente	Composto da: • Generatore di traffico, che genera pacchetti burst al core IP FPGA Intel 25G Ethernet per la trasmissione. • Monitoraggio del traffico, che monitora i pacchetti burst provenienti dal core IP FPGA Intel 25G Ethernet.
Sorgente e sonda	Segnali di origine e sonda, incluso il segnale di ingresso di ripristino del sistema, che è possibile utilizzare per il debug.

Informazioni correlate
F-Tile Architecture e PMA e FEC Direct PHY IP Guida per l'utente

Simulazione

Il testbench invia il traffico attraverso il core IP, esercitando il lato di trasmissione e il lato di ricezione del core IP.
2.4.1. Banco di prova
Figura 6. Diagramma a blocchi dell'F-tile 25G Ethernet Intel FPGA IP Design Exampil banco di prova di simulazione

Tabella 5. Componenti del banco di prova

Componente	Descrizione
Dispositivo in prova (DUT)	Il core IP FPGA Intel 25G Ethernet.
Generatore di pacchetti Ethernet e monitor di pacchetti	• Il generatore di pacchetti genera frame e li trasmette al DUT. • Packet Monitor monitora i percorsi dati TX e RX e visualizza i frame nella console del simulatore.
Riferimento F-Tile e clock PLL di sistema Intel FPGA IP	Genera i clock di riferimento PLL del ricetrasmettitore e del sistema.

2.4.2. Progettazione di simulazione esample Componenti
Tabella 6. Progettazione Ethernet 25G F-tile Esampil banco di prova File Descrizioni

File Nome	Descrizione
Banco di prova e simulazione Files
basic_avl_tb_top.v	Banco di prova di alto livello file. Il testbench crea un'istanza del DUT, esegue la configurazione mappata in memoria di Avalon® sui componenti di progettazione e sulla logica client e invia e riceve pacchetti da o verso l'IP Intel FPGA Ethernet 25G.
Script del banco di prova
continua…

File Nome	Descrizione
run_vsim.do	Lo script ModelSim per eseguire il testbench.
run_vcs.sh	Lo script Synopsys VCS per eseguire il testbench.
run_xcelium.sh	Lo script Cadence Xcelium per eseguire il testbench.

2.4.3. Caso di prova
Il test case di simulazione esegue le seguenti azioni:

1. Istanzia F-tile 25G Ethernet Intel FPGA IP e F-Tile Reference e System PLL Clocks Intel FPGA IP.
2. Attende che l'orologio RX e il segnale di stato PHY si stabilizzino.
3. Stampa lo stato PHY.
4. Invia e riceve 10 dati validi.
5. Analizza i risultati. Il testbench di successo visualizza "Testbench complete.".

I seguenti sampl'output illustra un'esecuzione riuscita del test di simulazione:

Compilazione

Seguire la procedura in Compilazione e configurazione del progetto Example in Hardware per compilare e configurare il progetto esample nell'hardware selezionato.
È possibile stimare l'utilizzo delle risorse e Fmax utilizzando il design di sola compilazione esample. Puoi compilare il tuo disegno usando il comando Avvia Compilazione sul
Menu di elaborazione nel software Intel Quartus Prime Pro Edition. Una compilazione riuscita genera il riepilogo del rapporto di compilazione.
Per ulteriori informazioni, fare riferimento a Design Compilation nella Guida per l'utente di Intel Quartus Prime Pro Edition.
Informazioni correlate

• Compilazione e configurazione del progetto esample in Hardware a pagina 7
• Compilazione del progetto nella guida per l'utente di Intel Quartus Prime Pro Edition

2.6. Test dell'hardware
Nella progettazione hardware esample, è possibile programmare il core IP in modalità di loopback seriale interno e generare traffico sul lato di trasmissione che ripercorre il lato di ricezione.
Seguire la procedura al link delle informazioni correlate fornito per testare il progetto esample nell'hardware selezionato.
Informazioni correlate
Test dell'F-tile 25G Ethernet Intel FPGA IP Hardware Design Example a pagina 8
2.6.1. Procedura di prova
Segui questi passaggi per testare il design esample nell'hardware:

1. Prima di eseguire il test dell'hardware per questo progetto, ad esample, è necessario ripristinare il sistema:
   un. Fare clic su Strumenti ➤ Strumento Editor di sonde e sorgenti nel sistema per la GUI di origine e sonda predefinita.
   b. Commuta il segnale di ripristino del sistema (Source[3:0]) da 7 a 8 per applicare i ripristini e riporta il segnale di ripristino del sistema a 7 per liberare il sistema dallo stato di ripristino.
   c. Monitorare i segnali della sonda e assicurarsi che lo stato sia valido.
2. Nella console di sistema, vai alla cartella hwtest ed esegui il comando: source main.tcl per selezionare un file JTAG maestro. Per impostazione predefinita, il primo JTAG maestro sulla JTAG la catena è selezionata. Per selezionare JTAG master per i dispositivi Intel Agilex, eseguire questo comando: set_jtag <number of appropriate JTAG maestro>. Example: set_jtag 1.
3. Eseguire i seguenti comandi nella console di sistema per avviare il test di loopback seriale:

Tabella 7. Parametri dei comandi

Parametro	Descrizione	Exampl'utilizzo
chkphy_status	Visualizza le frequenze di clock e lo stato di blocco PHY.	% chkphy_status 0 # Controlla lo stato del collegamento 0
chkmac_stats	Visualizza i valori nei contatori delle statistiche MAC.	% chkmac_stats 0 # Controlla il contatore delle statistiche mac del collegamento 0
clear_all_stats	Azzera i contatori delle statistiche di base IP.	% clear_all_stats 0 # Azzera il contatore delle statistiche del collegamento 0
start_gen	Avvia il generatore di pacchetti.	% start_gen 0 # Inizia la generazione del pacchetto sul collegamento 0
stop_gen	Arresta il generatore di pacchetti.	% stop_gen 0 # Arresta la generazione di pacchetti sul collegamento 0
loop_on	Attiva il loopback seriale interno.	% loop_on 0 # Attiva il loopback interno sul collegamento 0
loop_off	Disattiva il loopback seriale interno.	% loop_off 0 # Disattiva il loopback interno sul collegamento 0
reg_read	Restituisce il valore del registro principale IP a .	% reg_read 0x402 # Legge il registro IP CSR all'indirizzo 402 del collegamento 0
reg_write	Scrive al registro principale IP all'indirizzo .	% reg_write 0x401 0x1 # Scrive 0x1 su IP CSR scratch register all'indirizzo 401 del link 0

un. Digita loop_on per attivare la modalità loopback seriale interna.
b. Digita chkphy_status per verificare lo stato del PHY. Lo stato TXCLK, RXCLK e RX dovrebbe avere gli stessi valori mostrati di seguito per un collegamento stabile:

c. Digita clear_all_stats per cancellare i registri delle statistiche TX e RX.
d. Digita start_gen per iniziare la generazione dei pacchetti.
e. Digita stop_gen per interrompere la generazione dei pacchetti.
f. Digita chkmac_stats per leggere i contatori statistici TX e RX. Assicurati che:
io. I frame dei pacchetti trasmessi corrispondono ai frame dei pacchetti ricevuti.
ii. Non vengono ricevuti frame di errore.
g. Digita loop_off per disattivare il loopback seriale interno.
Figura 7. Sample Test Output—Contatori statistici TX e RX

Cronologia delle revisioni del documento per F-tile 25G Ethernet FPGA IP Design Example Guida per l'utente

Versione del documento	Versione Intel Quartus Prime	Versione IP	Cambiamenti
2022.10.14	22.3	1.0.0	Versione iniziale.

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Versione: 2022.10.14

Documenti / Risorse

Intel F-Tile 25G Ethernet FPGA IP Design Esample [pdf] Guida utente F-Tile 25G Ethernet FPGA IP Design Esample, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Esample, 750200

Riferimenti

• Manuale d'uso