FPGA IP
Dealbhadh Example Stiùireadh Cleachdaiche
F-Tile 25G Ethernet Intel®
Air ùrachadh airson Intel® Quartus®
Prìomh Design Suite: 22.3
Tionndadh IP: 1.0.0

Stiùireadh tòiseachaidh luath

Tha an F-tile 25G Ethernet Intel FPGA IP airson innealan Intel Agilex ™ a ’toirt seachad comas dealbhadh examples airson rèiteachaidhean taghte.
Figear 1. Dealbhadh Example Cleachdadh

Structar Directory

Figear 2. 25G Ethernet Intel FPGA IP Design Example Structar Directory

• An atharrais files (testbench airson atharrais a-mhàin) suidhichte ann anample_dir>/example_testbench.
• Tha an dealbhadh cruinneachaidh a-mhàin example suidhichte ann anample_dir>/ compilation_test_design.
• An rèiteachadh bathar-cruaidh agus deuchainn files (an dealbhadh example ann am bathar-cruaidh) suidhichte ann anample_dir>/hardware_test_design.

Clàr 1. Directory agus File Tuairisgeulan

File Ainmean	Tuairisgeul
eth_ex_25g.qpf	Pròiseact Intel Quartus® Prime file.
eth_ex_25g.qsf	Suidhichidhean pròiseact Intel Quartus Prime file.
eth_ex_25g.sdc	Synopsys cuingeachaidhean dealbhaidh file. Faodaidh tu seo a chopaigeadh agus atharrachadh file airson an dealbhadh bunaiteach 25GbE Intel FPGA IP agad fhèin.
eth_ex_25g.v	Dealbhadh àrd-ìre Verilog HDL example file. Bidh dealbhadh aon-seanail a’ cleachdadh Verilog file.
cumanta/	Dealbhadh bathar-cruaidh example taic files.
hwtest/prìomh.tcl	Prìomh file airson faighinn gu System Console.

A 'cruthachadh an Design Example

Figear 4. Example Design Tab anns an F-tile 25G Ethernet Intel FPGA IP Parameter Deasaiche

Lean na ceumannan seo gus dealbhadh bathar-cruaidh example agus testbench:

1. Anns an Intel Quartus Prime Pro Edition, cliog File ➤ Draoidh Pròiseact Ùr gus pròiseact Quartus Prime ùr a chruthachadh, no File ➤ Pròiseact Fosgailte gus pròiseact Quartus Prime a th’ ann mar-thà fhosgladh. Bidh an draoidh gad bhrosnachadh gus inneal a shònrachadh.
2. Anns a’ Chatalog IP, lorg agus tagh 25G Ethernet Intel FPGA IP airson Agilex. Nochdaidh an uinneag Atharrachadh IP ùr.
3. Sònraich ainm àrd-ìre airson an atharrachadh IP agad agus cliog air OK. Bidh an deasaiche paramadair a’ cur ris an àrd-ìre .ip file don phròiseact làithreach gu fèin-ghluasadach. Ma thèid iarraidh ort am faidhle .ip file chun phròiseact, cliog air Pròiseact ➤ Cuir ris / Thoir air falbh Files ann am Pròiseact gus an file.
4. Ann am bathar-bog Intel Quartus Prime Pro Edition, feumaidh tu inneal sònraichte Intel Agilex a thaghadh anns an raon Inneal, no cùm an inneal bunaiteach a tha am bathar-bog Intel Quartus Prime a ’moladh.
   Thoir an aire: Tha dealbhadh bathar-cruaidh example thairis air an taghadh leis an inneal air a 'bhòrd targaid. Bidh thu a’ sònrachadh am bòrd targaid bhon chlàr dealbhaidh example roghainnean anns an Example Design tab.
5. Cliog air OK. Nochdaidh deasaiche paramadair.
6. Air an taba IP, sònraich na crìochan airson an eadar-dhealachadh bunaiteach IP agad.
7. Air an Example Design tab, airson Example Dealbhadh Files, tagh an roghainn Simulation gus am being deuchainn a ghineadh, agus tagh an roghainn Synthesis gus dealbhadh bathar-cruaidh a ghineadh example. A-mhàin Verilog HDL files air an gineadh.
   Thoir an aire: Chan eil cridhe gnìomh VHDL IP ri fhaighinn. Sònraich Verilog HDL a-mhàin, airson do phrìomh dhealbhadh IP example.
8. Airson Kit Leasachaidh Targaid, tagh an Agilex I-sreath Transceiver-SoC Dev Kit
9. Cliog air Generate Example putan Dealbhadh. Tha an Tagh Example Design Directory nochdaidh uinneag.
10. Ma tha thu airson an dealbhadh atharrachadh example slighe eòlaire no ainm bho na roghainnean bunaiteach a tha air an taisbeanadh (alt_e25_f_0_example_design), brobhsadh chun t-slighe ùr agus sgrìobh an dealbhadh ùr example ainm an eòlaire (ample_dir>).
11. Cliog air OK.

1.2.1. Dealbhadh Example Parameters
Clàr 2 . Paramadairean ann an Example Design Tab

Paramadair	Tuairisgeul
Example Dealbhadh	Ri fhaighinn example dealbhadh airson na roghainnean paramadair IP. Chan eil ach seanail singilte example dealbhadh a’ faighinn taic airson an IP seo.
Example Dealbhadh Files	Tha an files a ghineadh airson na diofar ìre leasachaidh. • Simulation - a 'gineadh an riatanach files airson a bhith ag atharrais air an t-seannampdealbhadh. • Synthesis - a' cruthachadh an t-synthesis files. Cleachd iad seo files gus an dealbhadh a chuir ri chèile ann am bathar-bog Intel Quartus Prime Pro Edition airson deuchainn bathar-cruaidh agus mion-sgrùdadh ùine statach a dhèanamh.
Gineadh File Cruth	An cruth RTL files airson atharrais - Verilog.
Bòrd Taghaidh	Bathar-cruaidh le taic airson buileachadh dealbhaidh. Nuair a thaghas tu bòrd leasachaidh Intel FPGA, cleachd inneal AGIB027R31B1E2VRO mar an inneal targaid airson dealbhadh ex.ample ginealach. Agilex I-sreath Transceiver-SoC Dev Kit: Leigidh an roghainn seo leat an dealbhadh example air a’ ghoireas leasachaidh IP Intel FPGA taghte. Bidh an roghainn seo gu fèin-obrachail a’ taghadh an inneal targaid de AGIB027R31B1E2VRO. Ma tha ìre inneal eadar-dhealaichte aig an ath-sgrùdadh bùird agad, faodaidh tu an inneal targaid atharrachadh. Chan eil gin: Tha an roghainn seo a’ dùnadh a-mach na taobhan bathar-cruaidh airson an dealbhadh example.

1.3. Gineadh leacag Files

Tha an Support-Logic Generation na cheum ro-synthesis a thathar a’ cleachdadh gus co-cheangailte ri leac a ghineadh files riatanach airson dealbhadh atharrais agus bathar-cruaidh. Tha feum air ginealach nan leac airson a h-uile duine
Samhlaidhean dealbhaidh stèidhichte air leac-F. Feumaidh tu an ceum seo a chrìochnachadh ron atharrais.

1. Aig an àithne gu sgiobalta, gluais chun phasgan compilation_test_design anns an t-seann fhear agadample dealbhadh: cd /compilation_test_design.
2. Ruith an àithne a leanas: quartus_tlg alt_eth_25g

1.4. A’ dèanamh atharrais air an F-tile 25G Ethernet Intel FPGA IP Design 
Example Testbench
Faodaidh tu an dealbhadh a chuir ri chèile agus a shamhlachadh le bhith a’ ruith sgriobt atharrais bhon àithne gu sgiobalta.

1. Aig an àithne gu sgiobalta, atharraich an testbench a’ samhlachadh eòlaire obrach: cdample_dir>/ex_25g/sim.
2. Ruith an samhladh suidheachadh IP: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Clàr 3. Ceumannan gus Simulate an Testbench

Simulator	Stiùiridhean
VCS*	Anns an loidhne-àithne, dèan seòrsa sh run_vcs.sh
QuestaSim*	Anns an loidhne-àithne, dèan seòrsa vsim -do run_vsim.do -logfile vsim.log Mas fheàrr leat atharrais gun a bhith a’ toirt suas an QuestaSim GUI, dèan seòrsa vsim -c -do run_vsim.do -logfile vsim.log
Cadence - Xcelium*	Anns an loidhne-àithne, dèan seòrsa sh run_xcelium.sh

Bidh atharrais soirbheachail a’ crìochnachadh leis an teachdaireachd a leanas:
Simulation air a dhol seachad. no Testbench coileanta.
Às deidh crìochnachadh soirbheachail, faodaidh tu na toraidhean a sgrùdadh.
1.5. A’ cur ri chèile agus a’ rèiteachadh an dealbhadh Example ann am Bathar-cruaidh
Leigidh deasaiche paramadair bunaiteach 25G Ethernet Intel FPGA IP dhut an dealbhadh example air pasgan leasachaidh targaid.

Gus dealbhadh a chuir ri chèile agus a rèiteachadh example bathar-cruaidh, lean na ceumannan seo:

1. Cuir air bhog am bathar-bog Intel Quartus Prime Pro Edition agus tagh Processing ➤ Start Compilation gus an dealbhadh a chuir ri chèile.
2. Às deidh dhut nì SRAM a ghineadh file .sof, lean na ceumannan seo gus dealbhadh bathar-cruaidh example air an inneal Intel Agilex:
   a. Air a’ chlàr Innealan, cliog air Prògramadair.
   b. Anns a 'Phrògramaiche, briog air Hardware Setup.
   c. Tagh inneal prògramadh.
   d. Tagh agus cuir bòrd Intel Agilex ris an t-seisean Intel Quartus Prime Pro Edition agad.
   e. Dèan cinnteach gu bheil am modh air a shuidheachadh gu JTAG.
   f. Tagh an inneal Intel Agilex agus briog air Add Device. Bidh am prògramadair a’ taisbeanadh
   diagram bloca de na ceanglaichean eadar na h-innealan air do bhòrd.
   g. Anns an t-sreath leis an .sof agad, thoir sùil air a’ bhogsa airson an .sof.
   h. Thoir sùil air a’ bhogsa sa cholbh Prògram/Configure.
   i. Cliog air Start.

1.6. A’ dèanamh deuchainn air an F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
Às deidh dhut an dealbhadh bunaiteach F-tile 25G Ethernet Intel FPGA IP exampLe agus a rèiteachadh air an inneal Intel Agilex agad, faodaidh tu an System Console a chleachdadh gus am prìomh IP a phrògramadh.
Gus an System Console a thionndadh air agus deuchainn a dhèanamh air dealbhadh bathar-cruaidh example, lean na ceumannan seo:

1. Ann am bathar-bog Intel Quartus Prime Pro Edition, tagh Innealan ➤ System
   Innealan Debugging ➤ System Console gus consol an t-siostaim a chuir air bhog.
2. Anns a’ phana Tcl Console, dèan seòrsa cd hwtest gus an eòlaire atharrachadh gu / hardware_test_design/hwtest.
3. Seòrsa source main.tcl gus ceangal fhosgladh ris an fhaidhle JTAG maighstir.

Lean am modh deuchainn anns an roinn Deuchainn Bathar-cruaidh den dealbhadh example agus cùm sùil air toraidhean deuchainn ann an System Console.

Dealbhadh F-tile 25G Ethernet Example airson Intel Agilex Devices

Tha an dealbhadh F-tile 25G Ethernet example a’ nochdadh fuasgladh Ethernet airson innealan Intel Agilex a’ cleachdadh cridhe 25G Ethernet Intel FPGA IP.
Cruthaich an dealbhadh example bhon Example Dealbhadh tab de neach-deasachaidh paramadair 25G Ethernet Intel FPGA IP. Faodaidh tu cuideachd roghnachadh an dealbhadh a ghineadh le no às aonais
am feart Ceartachadh Mearachd Reed-Solomon Forward (RS-FEC).
2.1. Feartan

• A ’toirt taic do sheanal Ethernet singilte ag obair aig 25G.
• A 'cruthachadh dealbhadh example feart RS-FEC.
• A 'toirt seachad testbench agus sgriobt atharrais.
• A’ tòiseachadh Iomradh F-Tile agus Cloc System PLL Intel FPGA IP stèidhichte air rèiteachadh IP.

2.2. Bathar-cruaidh is bathar-bog riatanasan
Bidh Intel a’ cleachdadh am bathar-cruaidh is am bathar-bog a leanas gus an dealbhadh exampann an siostam Linux:

• Bathar-bog Intel Quartus Prime Pro Edition.
• Siemens * EDA QuestaSim, Synopsys * VCS, agus simuladair Cadence Xcelium.
• Kit Leasachaidh Transceiver-SoC Intel Agilex I-sreath (AGIB027R31B1E2VRO) airson deuchainn bathar-cruaidh.

2.3. Tuairisgeul gnìomh
Tha an dealbhadh F-tile 25G Ethernet example air a dhèanamh suas de phrìomh thionndadh MAC + PCS + PMA. Tha na diagraman bloca a leanas a’ sealltainn na pàirtean dealbhaidh agus na comharran àrd-ìre den chaochladair bunaiteach MAC + PCS + PMA ann an dealbhadh F-tile 25G Ethernet ex.ample.
Figear 5. Diagram bloc - leac-F 25G Ethernet Design Example (MAC + PCS + PMA Core Variant)

2.3.1. Co-phàirtean dealbhaidh
Clàr 4 . Co-phàirtean dealbhaidh

Comh-phàirt	Tuairisgeul
F-leac 25G Ethernet Intel FPGA IP	Air a dhèanamh suas de MAC, PCS, agus Transceiver PHY, leis an rèiteachadh a leanas: • Atharrachadh bunaiteach: MAC+PCS+PMA • Dèan comas air smachd sruthadh: Roghainneil • Dèan comas air gineadh lochdan ceangail: Roghainneil • Dèan comas ro-ràdh pas troimhe: Roghainneil • Dèan comas air cruinneachadh staitistig: Roghainneil • Dèan comas air cunntairean staitistig MAC: Roghainneil • Tricead uaireadair iomraidhaig: 156.25 Airson an dealbhadh example feart RS-FEC, tha am paramadair a bharrachd a leanas air a rèiteachadh: • Dèan comas air RS-FEC: Roghainneil
Iomradh F-Tile agus Clocaichean PLL siostam Intel FPGA IP	Tha an t-iomradh F-Tile agus Cloc an t-Siostam PLL roghainnean deasaiche paramadair Intel FPGA IP a’ co-thaobhadh ri riatanasan an F-tile 25G Ethernet Intel FPGA IP. Ma ghineas tu an dealbhadh example bhith a' cleachdadh Cruthaich Example Dealbhadh putan ann an deasaiche paramadair IP, bidh an IP a’ gluasad gu fèin-ghluasadach. Ma chruthaicheas tu an dealbhadh agad fhèin example, feumaidh tu an IP seo a chuir air adhart le làimh agus a h-uile port I / O a cheangal. Airson fiosrachadh mun IP seo, thoir sùil air Ailtireachd F-Tile agus Stiùireadh Cleachdaiche IP PMA agus FEC Direct PHY.
Loidsig cliant	Air a dhèanamh suas de: • Gineadair trafaic, a ghineas pacaidean spreadhaidh gu cridhe 25G Ethernet Intel FPGA IP airson an sgaoileadh. • Monitor trafaic, a bhios a’ cumail sùil air pacaidean burst a tha a’ tighinn bho chridhe 25G Ethernet Intel FPGA IP.
Stòr agus Rannsachadh	Comharran stòr is sgrùdaidh, a’ toirt a-steach comharra cuir a-steach ath-shuidheachadh siostaim, as urrainn dhut a chleachdadh airson dì-bhugachadh.

Fiosrachadh Co-cheangailte
Ailtireachd F-Tile agus Stiùireadh Cleachdaiche IP PMA agus FEC Direct PHY

Samhlachadh

Bidh am being deuchainn a’ cur trafaic tro chridhe an IP, a’ cleachdadh an taobh tar-chuir agus a’ faighinn taobh a’ chridhe IP.
2.4.1. being deuchainn
Figear 6. Diagram Bloc den F-tile 25G Ethernet Intel FPGA IP Design Example Simulation Testbench

Clàr 5. Co-phàirtean Testbench

Comh-phàirt	Tuairisgeul
Inneal fo dheuchainn (DUT)	An cridhe 25G Ethernet Intel FPGA IP.
Gineadair pacaid Ethernet agus monitor pacaid	• Bidh gineadair pacaid a ’gineadh frèamaichean agus a’ tar-chuir chun DUT. • Bidh Packet Monitor a’ cumail sùil air slighean dàta TX agus RX agus a’ taisbeanadh na frèamaichean anns a’ chonsail simuladair.
Iomradh F-Tile agus Clocaichean PLL siostam Intel FPGA IP	A’ gineadh gleocaichean iomraidh transceiver agus siostam PLL.

2.4.2. Dealbhadh Samhlachaidh Example Components
Clàr 6. F-leacach 25G Ethernet Design Example Testbench File Tuairisgeulan

File Ainm	Tuairisgeul
Testbench agus Simulation Files
bunaiteach_avl_tb_top.v	Balla deuchainn àrd-ìre file. Bidh an testbench a’ toirt an DUT sa bhad, a’ coileanadh rèiteachadh mapa cuimhne Avalon® air co-phàirtean dealbhaidh agus loidsig teachdaiche, agus a’ cur agus a’ faighinn pacaid gu no bhon 25G Ethernet Intel FPGA IP.
Sgriobtaichean testbench
a’ leantainn…

File Ainm	Tuairisgeul
ruith_vsim.do	An sgriobt ModelSim gus am being deuchainn a ruith.
ruith_vcs.sh	An sgriobt Synopsys VCS gus am being deuchainn a ruith.
ruith_xcelium.sh	An sgriobt Cadence Xcelium gus am being deuchainn a ruith.

2.4.3. Cùis Deuchainn
Bidh cùis deuchainn atharrais a’ coileanadh nan gnìomhan a leanas:

1. A ’tòiseachadh air leac-F 25G Ethernet Intel FPGA IP agus F-Tile Reference agus Cloc System PLL Intel FPGA IP.
2. A’ feitheamh ri gleoc RX agus comharra inbhe PHY gus socrachadh.
3. Clò-bhuail inbhe PHY.
4. A 'cur agus a' faighinn 10 dàta dligheach.
5. A 'dèanamh anailis air na toraidhean. Tha am being deuchainn soirbheachail a’ taisbeanadh “Testbench coileanta.”.

Tha na leanas sample toradh a’ nochdadh ruith deuchainn atharrais soirbheachail:

Co-chruinneachadh

Lean am modh-obrach ann a bhith a’ cur ri chèile agus a’ rèiteachadh an Design Example ann an Bathar-cruaidh gus an dealbhadh example anns a’ bhathar-cruaidh taghte.
Faodaidh tu tuairmse a dhèanamh air cleachdadh ghoireasan agus Fmax a’ cleachdadh an dealbhadh cruinneachaidh a-mhàin example. Faodaidh tu do dhealbhadh a chuir ri chèile a’ cleachdadh an àithne Start Compilation air an fhaidhle
Clàr giullachd ann am bathar-bog Intel Quartus Prime Pro Edition. Bidh cruinneachadh soirbheachail a’ gineadh geàrr-chunntas na h-aithisg cruinneachaidh.
Airson tuilleadh fiosrachaidh, thoir sùil air Co-chruinneachadh Dealbhaidh ann an Stiùireadh Cleachdaiche Intel Quartus Prime Pro Edition.
Fiosrachadh Co-cheangailte

• A’ cur ri chèile agus a’ rèiteachadh an dealbhadh Example ann am Bathar-cruaidh air duilleag 7
• Co-chruinneachadh dealbhaidh ann an stiùireadh cleachdaiche Intel Quartus Prime Pro Edition

2.6. Deuchainn bathar-cruaidh
Ann an dealbhadh bathar-cruaidh example, faodaidh tu an cridhe IP a phrògramadh ann am modh lùbach sreathach a-staigh agus trafaic a ghineadh air an taobh tar-chuir a bhios a’ lùbadh air ais tron ​​​​taobh faighinn.
Lean am modh-obrach aig a’ cheangal fiosrachaidh co-cheangailte ris gus an dealbhadh a dhearbhadh example anns a’ bhathar-cruaidh taghte.
Fiosrachadh Co-cheangailte
A’ dèanamh deuchainn air an F-tile 25G Ethernet Intel FPGA IP Hardware Design Example air duilleag 8
2.6.1. Modh deuchainn
Lean na ceumannan seo gus an dealbhadh exampann am bathar-cruaidh:

1. Mus ruith thu an deuchainn bathar-cruaidh airson an dealbhadh seo example, feumaidh tu an siostam ath-shuidheachadh:
   a. Cliog Innealan ➤ In-System Sources & Probes Editor inneal airson an Stòr bunaiteach agus Probe GUI.
   b. Tog comharra ath-shuidheachadh an t-siostaim (Stòr [3: 0]) bho 7 gu 8 gus na h-ath-shuidheachadh a chuir an sàs agus till an comharra ath-shuidheachadh siostam air ais gu 7 gus an siostam a leigeil ma sgaoil bhon stàit ath-shuidheachadh.
   c. Cum sùil air na comharran Probe agus dèan cinnteach gu bheil an inbhe dligheach.
2. Ann an consol an t-siostaim, gluais chun phasgan hwtest agus ruith an àithne: source main.tcl gus J a thaghadhTAG maighstir. Gu gnàthach, bidh a’ chiad JTAG maighstir air an JTAG slabhraidh air a thaghadh. Gus taghadh JTAG maighstir airson innealan Intel Agilex, ruith an àithne seo: set_jtag <number of appropriate JTAG maighstir>. Mar eisimpleirample: seata_jtag 1.
3. Ruith na h-òrdughan a leanas ann an consol an t-siostaim gus an deuchainn loopback sreathach a thòiseachadh:

Clàr 7. Parameters Command

Paramadair	Tuairisgeul	Example Cleachdadh
chkphy_inbhe	A’ taisbeanadh tricead a’ ghleoc agus inbhe glasaidh PHY.	% chkphy_status 0 # Thoir sùil air inbhe a’ cheangail 0
chkmac_stats	A’ taisbeanadh na luachan ann an cunntairean staitistig MAC.	% chkmac_stats 0 # Thoir sùil air cunntas staitistig mac a’ cheangail 0
soilleir_uile_stats	A’ glanadh na prìomh chunntair staitistigeil IP.	% clear_all_stats 0 # A’ glanadh cunntas staitistig a’ cheangail 0
toiseach_gen	Tòisichidh an gineadair pacaid.	% start_gen 0 # Tòisich gineadh pacaid air ceangal 0
stad_gen	A 'cur stad air gineadair a' phacaid.	%stop_gen 0 # Cuir stad air gineadh pacaidean air ceangal 0
lùb_on	Tionndaidh air loopback sreathach a-staigh.	% loop_on 0 # Tionndaidh air loopback a-staigh air ceangal 0
lùb_dheth	Cuir dheth lùb sreathach a-staigh.	% loop_off 0 # Cuir dheth loopback a-staigh air ceangal 0
reg_leugh	A 'tilleadh luach clàr bunaiteach IP aig .	% reg_read 0x402 # Leugh clàr IP CSR aig seòladh 402 de cheangal 0
reg_sgrìobh	A' sgrìobhadh gu prìomh chlàr IP aig an t-seòladh .	% reg_write 0x401 0x1 # Sgrìobh 0x1 gu clàr sgrìobadh IP CSR aig seòladh 401 de cheangal 0

a. Seòrsa loop_on gus am modh loopback sreathach a-staigh a thionndadh.
b. Seòrsa chkphy_status gus sgrùdadh a dhèanamh air inbhe PHY. Bu chòir na h-aon luachan a bhith aig an inbhe TXCLK, RXCLK, agus RX a chithear gu h-ìosal airson ceangal seasmhach:

c. Taidhp clear_all_stats gus clàran staitistig TX agus RX a ghlanadh.
d. Seòrsa start_gen gus tòiseachadh air gineadh pacaid.
e. Seòrsa stop_gen gus stad a chuir air gineadh pacaid.
f. Cuir a-steach chkmac_stats gus cunntairean staitistig TX agus RX a leughadh. Dèan cinnteach gu bheil:
i. Tha na frèamaichean pacaid tar-chuir a’ freagairt ris na frèamaichean pacaid a fhuaireadh.
ii. Chan fhaighear frèamaichean mearachd.
g. Seòrsa loop_off gus an lùb sreathach a-staigh a chuir dheth.
Figear 7. Sample Toradh Deuchainn - Cunntasan Staitistig TX agus RX

Eachdraidh ath-sgrùdadh sgrìobhainnean airson leac-F 25G Ethernet FPGA IP Design Example Stiùireadh Cleachdaiche

Tionndadh Sgrìobhainn	Intel Quartus Prìomh Tionndadh	Tionndadh IP	Atharrachaidhean
2022.10.14	22.3	1.0.0	Sgaoileadh tùsail.

Intel Corporation. Còraichean uile glèidhte. Tha Intel, suaicheantas Intel, agus comharran Intel eile nan comharran-malairt aig Intel Corporation no na fo-chompanaidhean aige. Tha Intel airidh air coileanadh a thoraidhean FPGA agus semiconductor a rèir mion-chomharrachadh gnàthach a rèir barantas àbhaisteach Intel, ach tha e a’ gleidheadh ​​​​na còrach atharrachaidhean a dhèanamh air toraidhean agus seirbheisean sam bith aig àm sam bith gun rabhadh. Chan eil Intel a’ gabhail uallach no uallach sam bith ag èirigh bho bhith a’ cleachdadh no a’ cleachdadh fiosrachadh, toradh no seirbheis sam bith a tha air a mhìneachadh an seo ach a-mhàin mar a chaidh aontachadh gu soilleir ann an sgrìobhadh le Intel. Thathas a’ moladh do luchd-ceannach Intel an dreach as ùire de shònrachaidhean inneal fhaighinn mus cuir iad earbsa ann am fiosrachadh foillsichte sam bith agus mus cuir iad òrdughan airson toraidhean no seirbheisean. * Faodar ainmean is suaicheantasan eile a thagradh mar sheilbh chàich.
ISO
9001:2015
Clàraichte

Tionndadh air-loidhne
Cuir fios air ais
Àireamh a' Chlàir: 750200
Tionndadh: 2022.10.14

Sgrìobhainnean/Goireasan

Intel F-Tile 25G Ethernet FPGA IP Design Example [pdfStiùireadh Cleachdaiche F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Exampleis, 750200

Iomraidhean

• Leabhar-làimhe cleachdaiche