FPGA IP
Disenyo Example Giya sa Gumagamit
F-Tile 25G Ethernet Intel®
Gi-update alang sa Intel® Quartus®
Panguna nga Disenyo nga Suite: 22.3
Bersyon sa IP: 1.0.0

Dali nga Giya sa Pagsugod

Ang F-tile 25G Ethernet Intel FPGA IP alang sa Intel Agilex ™ nga mga himan naghatag sa kapabilidad sa pagmugna og disenyo examples alang sa pinili nga mga configuration.
Hulagway 1. Disenyo Example Paggamit

Istruktura sa Direktoryo

Figure 2. 25G Ethernet Intel FPGA IP Design Example Istruktura sa Direktoryo

• Ang simulation files (testbench para sa simulation lamang) nahimutang saample_dir>/example_testbench.
• Ang compilation-only design exampLe nahimutang saample_dir>/ compilation_test_design.
• Ang pagsumpo sa hardware ug pagsulay files (ang disenyo example sa hardware) nahimutang saample_dir>/hardware_test_design.

Talaan 1. Direktoryo ug File Mga paghulagway

File Mga ngalan	Deskripsyon
eth_ex_25g.qpf	Intel Quartus® Prime nga proyekto file.
eth_ex_25g.qsf	Mga setting sa proyekto sa Intel Quartus Prime file.
eth_ex_25g.sdc	Mga Limitasyon sa Disenyo sa Synopsy file. Mahimo nimong kopyahon ug usbon kini file para sa imong kaugalingong 25GbE Intel FPGA IP core design.
eth_ex_25g.v	Top-level nga Verilog HDL nga disenyo example file. Ang disenyo sa single-channel naggamit sa Verilog file.
komon/	Disenyo sa hardware exampug suporta files.
hwtest/main.tcl	Panguna file alang sa pag-access sa System Console.

Paghimo sa Disenyo Example

Hulagway 4. Example Design Tab sa F-tile 25G Ethernet Intel FPGA IP Parameter Editor

Sunda kini nga mga lakang aron makamugna ang disenyo sa hardware example ug testbench:

1. Sa Intel Quartus Prime Pro Edition, i-klik File ➤ Bag-ong Project Wizard aron makahimo og bag-ong proyekto sa Quartus Prime, o File ➤ Buksan ang Proyekto aron maablihan ang kasamtangang proyekto sa Quartus Prime. Ang wizard nag-aghat kanimo sa pagtino sa usa ka aparato.
2. Sa IP Catalog, pangitaa ug pilia ang 25G Ethernet Intel FPGA IP para sa Agilex. Ang Bag-ong IP Variation nga bintana makita.
3. Itakda ang usa ka top-level nga ngalan alang sa imong IP variation ug i-klik OK. Ang parameter editor midugang sa top-level .ip file sa kasamtangan nga proyekto awtomatik. Kung giaghat ka nga mano-mano nga idugang ang .ip file sa proyekto, i-klik ang Project ➤ Add/ Remove Files sa Project aron idugang ang file.
4. Sa software sa Intel Quartus Prime Pro Edition, kinahanglang mopili ka ug partikular nga Intel Agilex device sa natad sa Device, o itago ang default device nga gisugyot sa Intel Quartus Prime software.
   Mubo nga sulat: Ang disenyo sa hardware example overwrites ang pagpili sa device sa target board. Gitakda nimo ang target board gikan sa menu sa disenyo example mga kapilian sa Exampang tab nga Disenyo.
5. I-klik ang OK. Ang parameter editor makita.
6. Sa tab nga IP, ipiho ang mga parameter alang sa imong IP core variation.
7. Sa Example Design tab, para sa Example Disenyo Files, pilia ang opsyon sa Simulation aron makamugna ang testbench, ug pilia ang opsyon sa Synthesis aron makamugna ang hardware design example. Ang Verilog HDL lang files namugna.
   Mubo nga sulat: Ang usa ka functional nga VHDL IP core wala magamit. Ipiho ang Verilog HDL lang, para sa imong IP core design example.
8. Para sa Target Development Kit, pilia ang Agilex I-series Transceiver-SoC Dev Kit
9. I-klik ang Generate Exampang buton sa Disenyo. Ang Pagpili ExampAng bintana sa Direktoryo sa Disenyo makita.
10. Kung gusto nimo usbon ang disenyo example direktoryo nga agianan o ngalan gikan sa mga default nga gipakita (alt_e25_f_0_example_design), browse sa bag-ong dalan ug i-type ang bag-ong disenyo exampngalan sa direktoryo (ample_dir>).
11. I-klik ang OK.

1.2.1. Disenyo ExampMga Parameter
Talaan 2. Parameter sa Exampang Tab sa Disenyo

Parameter	Deskripsyon
Example Disenyo	Available exampAng mga laraw alang sa mga setting sa parameter sa IP. Usa ra ka channel exampAng disenyo gisuportahan alang niini nga IP.
Example Disenyo Files	Ang files aron makamugna alang sa lain-laing yugto sa kalamboan. • Simulation—naghimo sa gikinahanglan files alang sa pagtulad sa exampdisenyo. • Synthesis—naghimo sa synthesis files. Gamita kini files sa pag-compile sa disenyo sa Intel Quartus Prime Pro Edition software para sa hardware testing ug paghimo sa static timing analysis.
Makamugna File Porma	Ang format sa RTL filepara sa simulation—Verilog.
Pilia ang Lupon	Gisuportahan nga hardware alang sa pagpatuman sa disenyo. Kung mopili ka ug Intel FPGA development board, gamita ang device AGIB027R31B1E2VRO isip Target Device para sa design example kaliwatan. Agilex I-series Transceiver-SoC Dev Kit: Kini nga opsyon nagtugot kanimo sa pagsulay sa disenyo example sa pinili nga Intel FPGA IP development kit. Kini nga opsyon awtomatikong mopili sa Target Device sa AGIB027R31B1E2VRO. Kon ang imong board rebisyon adunay lain-laing mga device grado, nga imong mahimo sa pag-usab sa target device. Wala: Kini nga kapilian wala maglakip sa mga aspeto sa hardware alang sa disenyo example.

1.3. Pagmugna og Tile Files

Ang Support-Logic Generation usa ka pre-synthesis nga lakang nga gigamit aron makamugna og tile-related files gikinahanglan alang sa simulation ug hardware design. Ang paghimo sa tile gikinahanglan alang sa tanan
Mga simulation sa disenyo nga nakabase sa F-tile. Kinahanglan nimong kompletohon kini nga lakang sa dili pa ang simulation.

1. Sa command prompt, navigate sa compilation_test_design folder sa imong exampang disenyo: cd /compilation_test_design.
2. Pagdalagan ang mosunod nga sugo: quartus_tlg alt_eth_25g

1.4. Pag-simulate sa F-tile 25G Ethernet Intel FPGA IP Design 
Exampsa Testbench
Mahimo nimong i-compile ug i-simulate ang disenyo pinaagi sa pagpadagan og simulation script gikan sa command prompt.

1. Sa command prompt, usba ang testbench simulating working directory: cdample_dir>/ex_25g/sim.
2. Pagdalagan ang IP setup simulation:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Talaan 3. Mga Lakang sa Pag-simulate sa Testbench

Simulator	Mga instruksyon
VCS*	Sa command line, type sh run_vcs.sh
QuestaSim*	Sa command line, type vsim -do run_vsim.do -logfile vsim.log Kung gusto nimo nga mag-simulate nga wala magdala sa QuestaSim GUI, type vsim -c -do run_vsim.do -logfile vsim.log
Cadence -Xcelium*	Sa command line, type sh run_xcelium.sh

Ang usa ka malampuson nga simulation matapos uban sa mosunod nga mensahe:
Gipasa ang Simulation. o Testbench kompleto.
Human sa malampuson nga pagkompleto, mahimo nimong analisahon ang mga resulta.
1.5. Pag-compile ug Pag-configure sa Disenyo Exampsa Hardware
Ang 25G Ethernet Intel FPGA IP core parameter editor nagtugot kanimo sa pag-compile ug pag-configure sa disenyo exampsa usa ka target development kit.

Sa pag-compile ug pag-configure sa usa ka disenyo exampsa hardware, sunda kini nga mga lakang:

1. Ilunsad ang software sa Intel Quartus Prime Pro Edition ug pilia ang Processing ➤ Start Compilation aron ma-compile ang disenyo.
2. Human nimo makamugna og SRAM nga butang file .sof, sunda kini nga mga lakang sa pagprograma sa disenyo sa hardware exampsa Intel Agilex device:
   a. Sa Tools menu, i-klik ang Programmer.
   b. Sa Programmer, i-klik ang Hardware Setup.
   c. Pagpili ug programming device.
   d. Pilia ug idugang ang Intel Agilex board sa imong sesyon sa Intel Quartus Prime Pro Edition.
   e. Siguroha nga ang Mode gitakda sa JTAG.
   f. Pilia ang Intel Agilex device ug i-klik ang Add Device. Nagpakita ang Programmer
   usa ka block diagram sa mga koneksyon tali sa mga device sa imong board.
   g. Sa laray sa imong .sof, susiha ang kahon alang sa .sof.
   h. I-tsek ang kahon sa Program/Configure column.
   i. I-klik ang Start.

1.6. Pagsulay sa F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
Human nimo makolekta ang F-tile 25G Ethernet Intel FPGA IP core design exampug i-configure kini sa imong Intel Agilex device, mahimo nimong gamiton ang System Console aron maprograma ang IP core.
Aron ma-on ang System Console ug sulayan ang disenyo sa hardware example, sunda kini nga mga lakang:

1. Sa software nga Intel Quartus Prime Pro Edition, pilia ang Tools ➤ System
   Debugging Tools ➤ System Console aron ilunsad ang system console.
2. Sa Tcl Console pane, i-type ang cd hwtest aron usbon ang direktoryo sa / hardware_test_design/hwtest.
3. I-type ang source main.tcl aron maablihan ang koneksyon sa JTAG agalon.

Sunda ang pamaagi sa pagsulay sa seksyon sa Pagsulay sa Hardware sa disenyo example ug tan-awa ang mga resulta sa pagsulay sa System Console.

F-tile 25G Ethernet Disenyo Example para sa Intel Agilex Devices

Ang F-tile 25G Ethernet nga disenyo exampNagpakita ang usa ka solusyon sa Ethernet alang sa mga aparato sa Intel Agilex gamit ang 25G Ethernet Intel FPGA IP core.
Paghimo sa disenyo example gikan sa Example Design tab sa 25G Ethernet Intel FPGA IP parameter editor. Mahimo usab nimo pilion ang paghimo sa disenyo nga adunay o wala
ang Reed-Solomon Forward Error Correction (RS-FEC) nga bahin.
2.1. Mga bahin

• Nagsuporta sa usa ka Ethernet channel nga naglihok sa 25G.
• Naghimo og disenyo example nga adunay bahin sa RS-FEC.
• Naghatag testbench ug simulation script.
• Gi-instantiate ang F-Tile Reference ug System PLL Clocks Intel FPGA IP base sa IP configuration.

2.2. Mga Kinahanglanon sa Hardware ug Software
Gigamit sa Intel ang mosunod nga hardware ug software aron sulayan ang disenyo exampsa usa ka sistema sa Linux:

• Intel Quartus Prime Pro Edition software.
• Siemens* EDA QuestaSim, Synopsys* VCS, ug Cadence Xcelium simulator.
• Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) para sa hardware testing.

2.3. Functional nga Deskripsyon
Ang F-tile 25G Ethernet nga disenyo example naglangkob sa MAC + PCS + PMA core variant. Ang mosunod nga mga block diagram nagpakita sa mga sangkap sa disenyo ug sa mga top-level nga signal sa MAC+PCS+PMA core variant sa F-tile 25G Ethernet design example.
Hulagway 5. Block Diagram—F-tile 25G Ethernet Design Example (MAC+PCS+PMA Core nga Variant)

2.3.1. Mga sangkap sa Disenyo
Talaan 4. Mga sangkap sa Disenyo

Component	Deskripsyon
F-tile 25G Ethernet Intel FPGA IP	Naglangkob sa MAC, PCS, ug Transceiver PHY, nga adunay mosunod nga configuration: • Core nga Variant: MAC+PCS+PMA • I-enable ang pagkontrol sa dagan: Opsyonal • I-enable ang link fault generation: Opsyonal • I-enable ang pasiuna nga passthrough: Opsyonal • I-enable ang pagkolekta sa estadistika: Opsyonal • I-enable ang MAC statistics counters: Opsyonal • Reperensya nga frequency sa orasan: 156.25 Alang sa disenyo exampuban sa RS-FEC nga bahin, ang mosunod nga dugang nga parameter gi-configure: • I-enable ang RS-FEC: Opsyonal
F-Tile Reference ug System PLL Clocks Intel FPGA IP	Ang F-Tile Reference ug System PLL Clocks Intel FPGA IP parameter editor settings nahiuyon sa mga kinahanglanon sa F-tile 25G Ethernet Intel FPGA IP. Kung nagmugna ka sa disenyo example gamit Paghimo Example Disenyo buton sa IP parameter editor, ang IP awtomatik nga mo-instantiate. Kung maghimo ka sa imong kaugalingon nga disenyo exampBusa, kinahanglan nimo nga mano-mano nga i-instantiate kini nga IP ug ikonektar ang tanan nga I/O port. Alang sa kasayuran bahin niini nga IP, tan-awa ang F-Tile Architecture ug PMA ug FEC Direct PHY IP User Guide.
Logika sa kliyente	Naglangkob sa: • Traffic generator, nga nagmugna og mga burst packet ngadto sa 25G Ethernet Intel FPGA IP core para sa transmission. • Traffic monitor, nga nagmonitor sa mga burst packet nga gikan sa 25G Ethernet Intel FPGA IP core.
Tinubdan ug Probe	Ang gigikanan ug mga signal sa pagsusi, lakip ang signal sa input sa pag-reset sa sistema, nga magamit nimo alang sa pag-debug.

May Kalabutan nga Impormasyon
F-Tile Architecture ug PMA ug FEC Direct PHY IP User Guide

Simulation

Ang testbench nagpadala sa trapiko pinaagi sa IP core, nag-ehersisyo sa transmit side ug nakadawat sa kilid sa IP core.
2.4.1. Testbench
Figure 6. Block Diagram sa F-tile 25G Ethernet Intel FPGA IP Design Exampang Simulation Testbench

Talaan 5. Mga sangkap sa Testbench

Component	Deskripsyon
Device ubos sa pagsulay (DUT)	Ang 25G Ethernet Intel FPGA IP core.
Ethernet Packet Generator ug Packet Monitor	• Packet generator makamugna og mga bayanan ug ipadala ngadto sa DUT. • Ang Packet Monitor nag-monitor sa TX ug RX nga mga datapath ug nagpakita sa mga frame sa simulator console.
F-Tile Reference ug System PLL Clocks Intel FPGA IP	Naghimo og transceiver ug sistema nga PLL reference nga mga orasan.

2.4.2. Disenyo sa Simulation ExampMga sangkap
Talaan 6. F-tile 25G Ethernet Design Exampsa Testbench File Mga paghulagway

File Ngalan	Deskripsyon
Testbench ug Simulation Files
basic_avl_tb_top.v	Top-level nga testbench file. Ang testbench nag-instantiate sa DUT, nagpahigayon sa Avalon® memory-mapped configuration sa mga component sa disenyo ug lohika sa kliyente, ug nagpadala ug nakadawat og packet ngadto o gikan sa 25G Ethernet Intel FPGA IP.
Mga Script sa Testbench
nagpadayon…

File Ngalan	Deskripsyon
run_vsim.do	Ang script sa ModelSim aron ipadagan ang testbench.
run_vcs.sh	Ang script sa Synopsys VCS aron mapadagan ang testbench.
run_xcelium.sh	Ang script sa Cadence Xcelium aron ipadagan ang testbench.

2.4.3. Test Case
Ang simulation test case naghimo sa mosunod nga mga aksyon:

1. Naghimo og F-tile 25G Ethernet Intel FPGA IP ug F-Tile Reference ug System PLL Clock Intel FPGA IP.
2. Naghulat alang sa orasan sa RX ug signal sa kahimtang sa PHY aron mahusay.
3. Nag-imprinta sa kahimtang sa PHY.
4. Nagpadala ug nakadawat ug 10 ka balido nga datos.
5. Pag-analisar sa mga resulta. Ang malampuson nga testbench nagpakita sa "Testbench complete.".

Ang mosunod nga sampAng output naghulagway sa usa ka malampuson nga simulation test run:

Kompilasyon

Sunda ang pamaagi sa Pag-compile ug Pag-configure sa Design Example sa Hardware aron ma-compile ug ma-configure ang disenyo example sa pinili nga hardware.
Mahimo nimong banabanaon ang paggamit sa kahinguhaan ug Fmax gamit ang compilation-only design example. Mahimo nimong i-compile ang imong disenyo gamit ang Start Compilation command sa
Menu sa pagproseso sa software sa Intel Quartus Prime Pro Edition. Ang usa ka malampuson nga kompilasyon makamugna sa summary sa report sa compilation.
Para sa dugang nga impormasyon, tan-awa ang Design Compilation sa Intel Quartus Prime Pro Edition User Guide.
May Kalabutan nga Impormasyon

• Pag-compile ug Pag-configure sa Disenyo Exampsa Hardware sa panid 7
• Kompilasyon sa Disenyo Sa Giya sa Gumagamit sa Intel Quartus Prime Pro Edition

2.6. Pagsulay sa Hardware
Sa disenyo sa hardware exampSa ato pa, mahimo nimong iprograma ang IP core sa internal nga serial loopback mode ug makamugna og trapiko sa transmit nga bahin nga nag-loop balik pinaagi sa pagdawat nga bahin.
Sunda ang pamaagi sa gihatag nga link sa impormasyon aron masulayan ang disenyo example sa pinili nga hardware.
May Kalabutan nga Impormasyon
Pagsulay sa F-tile 25G Ethernet Intel FPGA IP Hardware Design Exampsa panid 8
2.6.1. Pamaagi sa Pagsulay
Sunda kini nga mga lakang sa pagsulay sa disenyo exampsa hardware:

1. Sa dili ka pa modagan sa pagsulay sa hardware alang niini nga disenyo example, kinahanglan nimo nga i-reset ang sistema:
   a. I-klik ang Tools ➤ In-System Sources & Probes Editor tool para sa default Source ug Probe GUI.
   b. I-toggle ang signal sa pag-reset sa sistema (Source[3:0]) gikan sa 7 hangtod 8 aron magamit ang mga pag-reset ug ibalik ang signal sa pag-reset sa sistema balik sa 7 aron buhian ang sistema gikan sa kahimtang sa pag-reset.
   c. Pag-monitor sa mga signal sa Probe ug siguroha nga ang status balido.
2. Sa system console, navigate sa hwtest folder ug padagana ang command: source main.tcl aron makapili ug JTAG agalon. Sa kasagaran, ang unang JTAG master sa JTAG gipili ang kadena. Aron mapili ang JTAG master para sa Intel Agilex nga mga device, padagana kini nga command: set_jtag <gidaghanon sa angay nga JTAG agalon>. Example: set_jtag 1.
3. Pagdalagan ang mosunod nga mga sugo sa system console aron masugdan ang serial loopback test:

Talaan 7. Mga Parameter sa Sugo

Parameter	Deskripsyon	Example Paggamit
chkphy_status	Nagpakita sa mga frequency sa orasan ug PHY lock status.	% chkphy_status 0 # Susiha ang status sa link 0
chkmac_stats	Nagpakita sa mga bili sa MAC statistics counters.	% chkmac_stats 0 # Pagsusi sa mac statistics counter sa link 0
clear_all_stats	Pagtangtang sa IP core statistics counters.	% clear_all_stats 0 # Pagtangtang sa statistics counter sa link 0
pagsugod_gen	Nagsugod ang packet generator.	% start_gen 0 # Sugdi ang packet generation sa link 0
stop_gen	Gipahunong ang packet generator.	% stop_gen 0 # Hunong ang packet generation sa link 0
loop_on	I-on ang internal nga serial loopback.	% loop_on 0 # I-on ang internal loopback sa link 0
loop_off	Gipalong ang internal nga serial loopback.	% loop_off 0 # I-off ang internal loopback sa link 0
reg_basaha	Ibalik ang IP core register value sa .	% reg_read 0x402 # Basaha ang IP CSR register sa address 402 sa link 0
reg_write	Nagsulat ngadto sa IP core register sa address .	% reg_write 0x401 0x1 # Isulat ang 0x1 sa IP CSR scratch register sa address 401 sa link 0

a. Type loop_on aron i-on ang internal nga serial loopback mode.
b. I-type ang chkphy_status aron masusi ang kahimtang sa PHY. Ang kahimtang sa TXCLK, RXCLK, ug RX kinahanglan adunay parehas nga mga kantidad nga gipakita sa ubos para sa usa ka lig-on nga link:

c. I-type ang clear_all_stats aron malimpyohan ang mga rehistro sa estadistika sa TX ug RX.
d. I-type ang start_gen sa pagsugod sa packet generation.
e. I-type ang stop_gen sa paghunong sa packet generation.
f. Isulat ang chkmac_stats sa pagbasa sa TX ug RX statistics counters. Siguroha nga:
i. Ang gipasa nga packet frame motakdo sa nadawat nga packet frame.
ii. Walay error frame nga nadawat.
g. I-type ang loop_off aron i-off ang internal nga serial loopback.
Hulagway 7. Sample Test Output—TX ug RX Statistics Counter

Kasaysayan sa Pagbag-o sa Dokumento para sa F-tile 25G Ethernet FPGA IP Design Example Giya sa Gumagamit

Bersyon sa Dokumento	Intel Quartus Prime nga Bersyon	Bersyon sa IP	Mga kausaban
2022.10.14	22.3	1.0.0	Inisyal nga pagpagawas.

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo. *Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.
ISO
9001:2015
Narehistro

Online nga Bersyon
Ipadala ang Feedback
ID: 750200
Bersyon: 2022.10.14

Mga Dokumento / Mga Kapanguhaan

intel F-Tile 25G Ethernet FPGA IP Design Example [pdf] Giya sa Gumagamit F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Exampug, 750200

Mga pakisayran

• Manwal sa Gumagamit