intel FPGA P-Tile Avalon Streaming IP alang sa PCI Express Design Example Giya sa Gumagamit

Intel® FPGA P-Tile Avalon ®
Streaming IP para sa PCI Express*
Disenyo Example Giya sa Gumagamit
Gi-update alang sa Intel®
Quartus® Prime Design Suite: 21.3
Bersyon sa IP: 6.0.0
Giya sa Gumagamit

Mga sulod itago

1 Disenyo Exampang Deskripsyon

2 Dali nga Giya sa Pagsugod

3 P-tile Avalon Streaming IP alang sa PCI Express Design

4 Kasaysayan sa Pagbag-o sa Dokumento alang sa Intel P-Tile Avalon

5 Mga Dokumento / Mga Kapanguhaan

5.1 Mga pakisayran

6 May Kalabutan nga mga Post

Disenyo Exampang Deskripsyon

1.1. Functional nga Deskripsyon para sa Programmed Input/Output (PIO) Design Example

Ang disenyo sa PIO example naghimo sa memory transfer gikan sa usa ka host processor ngadto sa usa ka target device. Niining example, ang host processor nangayo og single-dword MemRd ug emWr
Mga TLP.
Ang disenyo sa PIO example awtomatikong nagmugna sa files gikinahanglan sa pagsundog ug pag-compile sa Intel Prime software. Ang disenyo exampAng le naglangkob sa usa ka halapad nga mga parameter. Bisan pa, wala kini naglangkob sa tanan nga posible nga mga parameterisasyon sa P-Tile Hard IP alang sa PCIe.
Kini nga disenyo example naglakip sa mosunod nga mga sangkap:

Ang namugna nga P-Tile Avalon Streaming Hard IP Endpoint nga variant (DUT) nga adunay mga parameter nga imong gipiho. Kini nga sangkap nagduso sa datos sa TLP nga nadawat sa aplikasyon sa PIO
Ang PIO Application (APPS) component, nga naghimo sa gikinahanglan nga paghubad tali sa PCI Express TLPs ug yano nga Avalon-MM nagsulat ug nagbasa sa onchip memory.

Usa ka bahin sa on-chip memory (MEM). Alang sa 1 × 16 nga disenyo exampUg, ang on-chip memory naglangkob sa usa ka 16 KB memory block. Alang sa 2 × 8 nga disenyo exampUg, ang on-chip memory naglangkob sa duha ka 16 KB memory blocks.
Reset Release IP: Kini nga IP naghupot sa control circuit sa pag-reset hangtud nga ang device hingpit nga nakasulod sa user mode. Ang FPGA nagpahayag sa INIT_DONE nga output aron magsenyas nga ang device anaa sa user mode. Ang Reset Release IP makamugna og balit-ad nga bersyon sa internal INIT_DONE nga signal aron mahimo ang nINIT_DONE nga output nga imong magamit para sa imong disenyo. Ang nINIT_DONE nga signal taas hangtod ang tibuok device mosulod sa user mode. Pagkahuman sa nINIT_DONE nga gipahayag (ubos), ang tanan nga lohika naa sa mode sa tiggamit ug naglihok nga normal. Mahimo nimong gamiton ang signal sa nINIT_DONE sa usa sa mosunod nga mga paagi:
- Sa ganghaan usa ka eksternal o internal nga pag-reset.
- Aron ma-gate ang reset input sa transceiver ug I/O PLLs.
- Aron ma-gate ang pagsulat makapahimo sa mga bloke sa disenyo sama sa naka-embed nga mga bloke sa memorya, makina sa estado, ug mga rehistro sa pagbalhin.
- Aron dungan nga magmaneho magparehistro i-reset ang mga input port sa imong disenyo.

Ang simulation testbench nag-instantiate sa PIO design example ug usa ka Root Port BFM aron mag-interface sa target nga Endpoint.
Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo. *Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.
ISO 9001:2015 Rehistrado
Hulagway 1. Block Diagram alang sa Platform Designer PIO 1×16 Design Exampang Simulation Testbench

Hulagway 2. Block Diagram alang sa Platform Designer PIO 2×8 Design Exampang Simulation Testbench

Ang test program nagsulat ug nagbasa og balik sa datos gikan sa samang lokasyon sa on-chip memory. Gitandi niini ang datos nga gibasa sa gipaabot nga resulta. Ang pagsulay nagtaho, "Ang simulation mihunong tungod sa malampuson nga pagkompleto" kung walay mga sayup nga mahitabo. Ang P-Tile Avalon
Disenyo sa streaming exampGisuportahan sa le ang mosunod nga mga pag-configure:

Gen4 x16 Katapusan nga Punto
Gen3 x16 Katapusan nga Punto
Gen4 x8x8 Katapusan nga Punto
Gen3 x8x8 Katapusan nga Punto

Mubo nga sulat: Ang simulation testbench alang sa PCIe x8x8 PIO design example gi-configure alang sa usa ka PCIe x8 nga link bisan kung ang aktwal nga disenyo nagpatuman sa duha ka PCIe x8 nga mga link.
Mubo nga sulat: Kini nga disenyo exampGisuportahan lamang ni le ang mga default setting sa Parameter Editor sa P-tile Avalon Streaming IP para sa PCI Express.
Hulagway 3. Platform Designer System Contents alang sa P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
Ang Platform Designer naghimo niini nga disenyo alang sa Gen4 x16 nga mga variant.

Hulagway 4. Platform Designer System Contents alang sa P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
Ang Platform Designer naghimo niini nga disenyo alang sa Gen4 x8x8 nga mga variant.

1.2. Functional nga Deskripsyon alang sa Single Root I/O Virtualization (SR-IOV) Design Example
Ang disenyo sa SR-IOV example naghimo sa memory transfer gikan sa usa ka host processor ngadto sa usa ka target device. Nagsuporta kini hangtod sa duha ka PF ug 32 VF matag PF.
Ang disenyo sa SR-IOV example awtomatikong nagmugna sa files gikinahanglan sa pagsundog ug pag-compile sa Intel Quartus Prime software. Mahimo nimong i-download ang gihugpong nga disenyo sa
usa ka Intel Stratix® 10 DX Development Kit o usa ka Intel Agilex™ Development Kit.
Kini nga disenyo example naglakip sa mosunod nga mga sangkap:

Ang namugna nga P-Tile Avalon Streaming (Avalon-ST) IP Endpoint variant (DUT) nga adunay mga parameter nga imong gipiho. Kini nga sangkap nagduso sa nadawat nga datos sa TLP sa aplikasyon sa SR-IOV.

Ang SR-IOV Application (APPS) component, nga nagpahigayon sa gikinahanglan nga paghubad tali sa PCI Express TLPs ug yano nga Avalon-ST mosulat ug mobasa sa on-chip memory. Para sa SR-IOV APPS component, ang usa ka memory read nga TLP makamugna og Completion with data.
- Para sa SR-IOV design exampnga adunay duha ka PF ug 32 VF matag PF, adunay 66 ka mga lokasyon sa panumduman nga ang disenyo examppwede maka access. Ang duha ka PF maka-access sa duha ka mga lokasyon sa memorya, samtang ang 64 VFs (2 x 32) maka-access sa 64 ka mga lokasyon sa memorya.

Usa ka Reset Release IP.
Ang simulation testbench nagpakita sa SR-IOV design example ug usa ka Root Port BFM aron mag-interface sa target nga Endpoint.

Hulagway 5. Block Diagram alang sa Platform Designer SR-IOV 1×16 Design Exampang Simulation Testbench

Hulagway 6. Block Diagram alang sa Platform Designer SR-IOV 2×8 Design Exampang Simulation Testbench

Ang programa sa pagsulay nagsulat ug nagbasa balik sa datos gikan sa parehas nga lokasyon sa on-chip memory sa 2 PF ug 32 VF matag PF. Gitandi niini ang datos nga gibasa sa gipaabot
resulta. Ang pagsulay nagtaho, "Ang simulation mihunong tungod sa malampuson nga pagkompleto" kung walay mga sayup nga mahitabo.
Ang disenyo sa SR-IOV exampGisuportahan sa le ang mosunod nga mga pag-configure:

Gen4 x16 Katapusan nga Punto
Gen3 x16 Katapusan nga Punto
Gen4 x8x8 Katapusan nga Punto
Gen3 x8x8 Katapusan nga Punto

Hulagway 7. Platform Designer System Contents alang sa P-Tile Avalon-ST uban sa SR-IOV alang sa PCI Express 1×16 Design Example

Hulagway 8. Platform Designer System Contents alang sa P-Tile Avalon-ST uban sa SR-IOV alang sa PCI Express 2×8 Design Example

Dali nga Giya sa Pagsugod

Gamit ang software sa Intel Quartus Prime, mahimo kang makamugna og usa ka programmed I/O (PIO) design example para sa Intel FPGA P-Tile Avalon-ST Hard IP alang sa PCI Express* IP core. Ang namugna nga disenyo exampAng le nagpakita sa mga parameter nga imong gitakda. Ang PIO example pagbalhin data gikan sa usa ka host processor ngadto sa usa ka target device. Angayan kini alang sa mga aplikasyon nga lowbandwidth. Kini nga disenyo example awtomatikong nagmugna sa files gikinahanglan sa pagsundog ug pag-compile sa Intel Quartus Prime software. Mahimo nimong i-download ang gihugpong nga disenyo sa imong FPGA Development Board. Aron maka-download sa custom nga hardware, i-update ang Intel Quartus Prime Settings File (.qsf) nga adunay husto nga mga buluhaton sa pin . Hulagway 9. Mga Lakang sa Pag-uswag alang sa Disenyo Example

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo. *Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.
ISO 9001:2015 Rehistrado
2.1. Istruktura sa Direktoryo
Figure 10. Direktoryo Structure alang sa Namugna Design Example

2.2. Paghimo sa Disenyo Example
Hulagway 11. Pamaagi

Sa Intel Quartus Prime Pro Edition software, paghimo og bag-ong proyekto (File ➤ Bag-ong Project Wizard).
Ipiho ang Direktoryo, Ngalan, ug Top-Level Entity.
Para sa Project Type, dawata ang default value, Empty project. I-klik ang Sunod.

Alang sa Add Files i-klik ang Sunod.
Para sa Family, Device & Board Settings ubos sa Family, pilia ang Intel Agilex o Intel Stratix 10.
Kung gipili nimo ang Intel Stratix 10 sa katapusang lakang, pilia ang Stratix 10 DX sa Device pull-down menu.

Pilia ang Target nga Device alang sa imong disenyo.
I-klik ang Tapos.
Sa IP Catalog pangitaa ug idugang ang Intel P-Tile Avalon-ST Hard IP alang sa PCI Express.
Sa Bag-ong IP Variant dialog box, itakda ang ngalan sa imong IP. I-klik ang Paghimo.
Sa Top-Level Settings ug PCIe* Settings tabs, ipiho ang mga parameter para sa imong IP variation. Kung ikaw naggamit sa SR-IOV nga disenyo example, buhata ang mosunod nga mga lakang aron mahimo ang SR-IOV:
a. Sa tab nga PCIe* Device ubos sa tab nga PCIe* PCI Express / PCI Capabilities, susiha ang kahon Enable multiple physical functions.
b. Sa PCIe* Multifunction ug SR-IOV System Settings tab, susiha ang kahon Enable SR-IOV support ug ipiho ang gidaghanon sa PFs ug VFs. Para sa x8 configurations, susiha ang mga kahon Enable multiple physical functions and Enable SR-IOV support for both PCIe0 and PCIe1 tabs.
c. Sa tab nga PCIe* MSI-X ubos sa tab nga PCIe* PCI Express / PCI Capabilities, i-enable ang feature sa MSI-X kon gikinahanglan.
d. Sa tab sa PCIe* Base Address Registers, i-enable ang BAR0 para sa PF ug VF.
e. Ang ubang mga setting sa parameter wala gisuportahan alang niini nga disenyo example.
Sa Example Designs tab, himoa ang mosunod nga mga pagpili:
a. Para sa Example Disenyo Files, i-on ang mga opsyon sa Simulation ug Synthesis.
Kung dili nimo kinahanglan kini nga simulation o synthesis files, ang pagbiya sa katugbang nga (mga) opsyon nga gipalong sa kamahinungdanon makapakunhod sa exampAng panahon sa paghimo sa disenyo.
b. Para sa Generated HDL Format, ang Verilog lang ang anaa sa kasamtangang release.
c. Para sa Target Development Kit, pilia ang Intel Stratix 10 DX P-Tile ES1 FPGA Development Kit, ang Intel Stratix 10 DX P-Tile Production FPGA Development Kit o ang Intel Agilex F-Series P-Tile ES0 FPGA Development Kit.
13. Pilia Generate Example Design sa paghimo sa usa ka disenyo example nga mahimo nimong i-simulate ug i-download sa hardware. Kon mopili ka og usa sa mga P-Tile development boards, ang device sa maong board mo-overwrite sa device nga gipili kaniadto sa Intel Quartus Prime project kung lahi ang mga device. Kung gihangyo ka sa prompt nga ipiho ang direktoryo alang sa imong exampAng disenyo, mahimo nimong dawaton ang default nga direktoryo, ./intel_pcie_ptile_ast_0_example_design, o pagpili og laing direktoryo.
Hulagway 12. Example Tab sa Disenyo
I-klik ang Tapos. Mahimo nimong tipigan ang imong .ip file kung giaghat, apan dili kinahanglan nga magamit ang exampdisenyo.
Ablihi ang exampang disenyo nga proyekto.
Compile ang example disenyo nga proyekto sa pagmugna sa .sof file para sa kompleto nga exampang disenyo. Kini file mao ang imong gi-download sa usa ka board aron mahimo ang pag-verify sa hardware.
Close imong exampang disenyo nga proyekto.
Timan-i nga dili nimo mabag-o ang mga alokasyon sa PCIe pin sa proyekto sa Intel Quartus Prime. Bisan pa, aron mapagaan ang pag-ruta sa PCB, mahimo nimong makuha ang advantage sa lane reversal ug polarity inversion features nga gisuportahan niini nga IP.

2.3. Pagsundog sa Disenyo Example
Ang simulation setup naglakip sa paggamit sa Root Port Bus Functional Model (BFM) aron magamit ang P-tile Avalon Streaming IP para sa PCIe (DUT) sama sa gipakita sa mosunod.
numero.
Hulagway 13. Disenyo sa PIO Exampang Simulation Testbench

Para sa dugang nga mga detalye sa testbench ug sa mga modules niini, tan-awa ang Testbench sa pahina 15.
Ang mosunud nga flow diagram nagpakita sa mga lakang sa pagtulad sa disenyo example:
Hulagway 14. Pamaagi

Pag-ilis sa direktoryo sa simulation sa testbench, / pcie_ed_tb/pcie_ed_tb/sim/ /simulator.
Pagdalagan ang simulation script para sa simulator nga imong gusto. Tan-awa ang lamesa sa ubos.
Analisaha ang mga resulta.

Mubo nga sulat: Ang P-Tile dili mosuporta sa parallel PIPE simulation.
Talaan 1. Mga Lakang sa Pagpadagan sa Simulation

Simulator	Direktoryo sa Pagtrabaho	Mga instruksyon
ModelSim* SE, Siemens* EDA QuestaSim*- Intel FPGA Edition	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/	1. Pag-imbitar sa vsim (pinaagi sa pag-type sa vsim, nga nagdala sa usa ka console window diin mahimo nimong ipadagan ang mosunod nga mga sugo). 2. buhata ang msim_setup.tcl Mubo nga sulat: Sa laing paagi, imbes nga buhaton ang mga Lakang 1 ug 2, mahimo nimong i-type ang: vsim -c -do msim_setup.tcl. 3. ld_debug 4. dagan -tanan 5. Ang usa ka malampuson nga simulation matapos sa mosunod nga mensahe, "Ang simulation mihunong tungod sa malampuson nga pagkompleto!"
VCS*	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs	1. Type sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
nagpadayon…

Simulator	Direktoryo sa Pagtrabaho	Mga instruksyon
		Mubo nga sulat: Ang sugo sa ibabaw kay usa ka linya nga sugo. 2. Ang usa ka malampuson nga simulation matapos sa mosunod nga mensahe, "Ang simulation mihunong tungod sa malampuson nga pagkompleto!" Pahinumdom: Para magpadagan ug simulation sa interactive mode, gamita ang mosunod nga mga lakang: (kon nakamugna ka na ug simv executable sa non-interactive mode, delete ang simv ug simv.diadir) 1. Ablihi ang vcs_setup.sh file ug idugang ang opsyon sa debug sa VCS command: vcs -debug_access+r 2. Tiguma ang disenyo example: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. Sugdi ang simulation sa interactive mode: simv -gui &

Kini nga testbench nag-simulate hangtod sa usa ka Gen4 x16 nga variant.
Ang simulation nagtaho, "Ang simulation mihunong tungod sa malampuson nga pagkompleto" kung walay mga sayup nga mahitabo.
2.3.1. Testbench
Ang testbench naggamit ug test driver module, altpcietb_bfm_rp_gen4_x16.sv, aron masugdan ang configuration ug memory transactions. Sa pagsugod, ang test driver module nagpakita sa impormasyon gikan sa Root Port ug Endpoint Configuration Space registers, aron imong ma-correlate ang mga parameter nga imong gipiho gamit ang Parameter Editor.
Ang exampAng disenyo ug testbench dinamikong namugna base sa configuration nga imong gipili para sa P-Tile IP para sa PCIe. Gigamit sa testbench ang mga parameter nga imong gitakda sa Parameter Editor sa Intel Quartus Prime. Kini nga testbench nag-simulate hangtod sa usa ka ×16 PCI Express link gamit ang serial PCI Express interface. Gitugotan sa disenyo sa testbench ang labaw sa usa ka link sa PCI Express nga ma-simulate sa usa ka higayon. Ang mosunod nga numero nagpakita sa taas nga lebel view sa PIO design example.
Hulagway 15. Disenyo sa PIO Exampang Simulation Testbench

Ang pinakataas nga lebel sa testbench nagpakita sa mosunod nga mga nag-unang module:

altpcietb_bfm_rp_gen4x16.sv —Kini ang Root Port PCIe BFM.
// Direktoryo nga agianan
/intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim
pcie_ed_dut.ip: Kini ang disenyo sa Endpoint nga adunay mga parameter nga imong gitakda.
// Direktoryo nga agianan
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
pcie_ed_pio0.ip: Kini nga module usa ka target ug tigpasiugda sa mga transaksyon alang sa PIO nga disenyo example.
// Direktoryo nga agianan
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
pcie_ed_sriov0.ip: Kini nga module usa ka target ug tigpasiugda sa mga transaksyon alang sa SR-IOV nga disenyo example.
// Direktoryo nga agianan
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

Hulagway 16. Disenyo sa SR-IOV Exampang Simulation Testbench

Dugang pa, ang testbench adunay mga rutina nga naghimo sa mosunod nga mga buluhaton:

Naghimo sa reference nga orasan alang sa Endpoint sa gikinahanglan nga frequency.
Naghatag ug PCI Express reset sa pagsugod.

Alang sa dugang nga mga detalye sa Root Port BFM, tan-awa ang TestBench nga kapitulo sa Intel FPGA P-Tile Avalon streaming IP alang sa PCI Express User Guide.
May Kalabutan nga Impormasyon
Intel FPGA P-Tile Avalon streaming IP alang sa PCI Express User Guide
2.3.1.1. Test Driver Module
Ang test driver module, intel_pcie_ptile_tbed_hwtcl.v, nag-instantiate sa toplevel BFM,altpcietb_bfm_top_rp.v.
Ang top-level nga BFM mokompleto sa mosunod nga mga buluhaton:

Gi-instantiate ang driver ug monitor.
Gi-instantiate ang Root Port BFM.
Gi-instantiate ang serial interface.

Ang configuration module, altpcietb_g3bfm_configure.v, naghimo sa mosunod nga mga buluhaton:

Gi-configure ug gi-assign ang mga BAR.
I-configure ang Root Port ug Endpoint.
Nagpakita sa komprehensibo nga Configuration Space, BAR, MSI, MSI-X, ug mga setting sa AER.

2.3.1.2. Disenyo sa PIO Exampsa Testbench

Ang hulagway sa ubos nagpakita sa PIO design example simulation design hierarchy. Ang mga pagsulay alang sa disenyo sa PIO example gihubit uban sa apps_type_hwtcl parameter nga gitakda sa
3. Ang mga pagsulay nga gipadagan ubos niini nga bili sa parameter gihubit sa ebfm_cfg_rp_ep_rootport, find_mem_bar ug downstream_loop.
Hulagway 17. Disenyo sa PIO Example Simulation Design Hierarchy

Ang testbench magsugod sa link training ug dayon mo-access sa configuration space sa IP para sa enumeration. Usa ka buluhaton nga gitawag downstream_loop (gihubit sa Root Port
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) dayon ipahigayon ang PCIe link test. Kini nga pagsulay naglangkob sa mosunod nga mga lakang:

Pag-isyu ug memory write command aron magsulat ug usa ka dword sa data ngadto sa on-chip memory luyo sa Endpoint.
Pag-isyu ug memory read command aron basahon balik ang data gikan sa on-chip memory.
Itandi ang nabasa nga datos sa pagsulat sa datos. Kung magkatugma sila, ang pagsulay nag-ihap niini nga usa ka Pass.

Balika ang Lakang 1, 2 ug 3 alang sa 10 ka mga pag-usab.

Ang unang pagsulat sa panumduman mahitabo sa palibot sa 219 kanato. Gisundan kini sa usa ka memorya nga gibasa sa Avalon-ST RX interface sa P-tile Hard IP alang sa PCIe. Ang Pagkompleto nga TLP makita dayon pagkahuman sa hangyo sa pagbasa sa memorya sa interface sa Avalon-ST TX.
2.3.1.3. Disenyo sa SR-IOV Exampsa Testbench
Ang hulagway sa ubos nagpakita sa SR-IOV nga disenyo example simulation design hierarchy. Ang mga pagsulay alang sa disenyo sa SR-IOV example gihimo pinaagi sa buluhaton nga gitawag sriov_test,
nga gihubit sa altpcietb_bfm_cfbp.sv.
Hulagway 18. Disenyo sa SR-IOV Example Simulation Design Hierarchy

Ang SR-IOV testbench nagsuporta hangtod sa duha ka Physical Functions (PFs) ug 32 Virtual Functions (VFs) matag PF.
Ang testbench magsugod sa link training ug dayon mo-access sa configuration space sa IP para sa enumeration. Human niana, kini naghimo sa mosunod nga mga lakang:

Pagpadala usa ka hangyo sa pagsulat sa memorya sa usa ka PF nga gisundan sa usa ka hangyo sa pagbasa sa memorya aron basahon pagbalik ang parehas nga datos alang sa pagtandi. Kung ang gibasa nga datos motakdo sa pagsulat sa datos, kini mao
usa ka Pass. Kini nga pagsulay gihimo pinaagi sa buluhaton nga gitawag my_test (gihubit sa altpcietb_bfm_cfbp.v). Kini nga pagsulay gisubli kaduha alang sa matag PF.

Pagpadala usa ka hangyo sa pagsulat sa memorya sa usa ka VF nga gisundan sa usa ka hangyo sa pagbasa sa memorya aron basahon pagbalik ang parehas nga datos alang sa pagtandi. Kung ang gibasa nga datos motakdo sa pagsulat sa datos, kini mao
usa ka Pass. Kini nga pagsulay gihimo pinaagi sa buluhaton nga gitawag cfbp_target_test (gipasabot sa altpcietb_bfm_cfbp.v). Kini nga pagsulay gisubli alang sa matag VF.

Ang unang pagsulat sa panumduman mahitabo sa palibot sa 263 kanato. Gisundan kini sa usa ka memorya nga gibasa sa Avalon-ST RX interface sa PF0 sa P-tile Hard IP alang sa PCIe. Ang Pagkompleto nga TLP makita dayon pagkahuman sa hangyo sa pagbasa sa memorya sa interface sa Avalon-ST TX.
2.4. Paghugpong sa Disenyo Example

Pag-navigate sa /intel_pcie_ptile_ast_0_example_design/ ug open pcie_ed.qpf.
Kon imong pilion ang bisan hain sa duha ka mosunod nga development kits, ang VID-related settings gilakip sa .qsf file sa namugna nga disenyo example, ug dili nimo kinahanglan nga idugang kini nga mano-mano. Timan-i nga kini nga mga setting espesipiko sa board.
• Intel Stratix 10 DX P-Tile ES1 FPGA development kit
• Intel Stratix 10 DX P-Tile Production FPGA development kit
• Intel Agilex F-Series P-Tile ES0 FPGA development kit

Sa Processing menu, pilia ang Start Compilation.

2.5. Pag-instalar sa Linux Kernel Driver

Sa dili pa nimo masulayan ang disenyo exampsa hardware, kinahanglan nimo nga i-install ang Linux kernel
drayber. Mahimo nimong gamiton kini nga drayber aron mahimo ang mosunod nga mga pagsulay:
• Usa ka PCIe link test nga naghimo sa 100 ka pagsulat ug pagbasa
• Memory space DWORD
nagbasa ug nagsulat
• Configuration Space Ang DWORD nagbasa ug nagsulat
(1)
Dugang pa, mahimo nimong gamiton ang drayber aron mabag-o ang kantidad sa mga musunud nga parameter:
• Ang BAR nga gigamit
• Ang pinili nga device (pinaagi sa pagtino sa bus, device ug function (BDF) nga mga numero alang sa
device)
Kompletoha ang mosunod nga mga lakang aron ma-install ang kernel driver:

Pagdala ngadto sa ./software/kernel/linux ubos sa exampAng direktoryo sa henerasyon sa disenyo.
Usba ang mga permiso sa pag-install, pagkarga, ug pagdiskarga files:
$ chmod 777 i-install ang load unload
I-install ang drayber:
$ sudo ./install
I-verify ang pag-instalar sa drayber:
$lsmod | grep intel_fpga_pcie_drv
Gipaabot nga resulta:
intel_fpga_pcie_drv 17792 0

Tinoa nga giila sa Linux ang disenyo sa PCIe example:
$ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
Mubo nga sulat: Kung giusab nimo ang Vendor ID, ilisan ang bag-ong Vendor ID alang sa Intel's
Vendor ID niini nga sugo.
Gipaabot nga resulta:
Ang driver sa kernel gigamit: intel_fpga_pcie_drv

2.6. Pagpadagan sa Disenyo Example
Ania ang mga operasyon sa pagsulay nga imong mahimo sa P-Tile Avalon-ST PCIe nga disenyo examples:

Sa tibuok niini nga giya sa tiggamit, ang mga termino nga pulong, DWORD ug QWORD adunay parehas nga kahulogan nga anaa sa PCI Express Base Specification. Ang usa ka pulong 16 ka bit, ang DWORD 32 ka bit, ug ang QWORD 64 ka bit.

Table 2. Test Operations Gisuportahan sa P-Tile Avalon-ST PCIe Design Examples

Mga operasyon	Gikinahanglan nga BAR	Gisuportahan sa P-Tile Avalon-ST PCIe Design Example
0: Pagsulay sa link - 100 nga nagsulat ug nagbasa	0	Oo
1: Isulat ang memory space	0	Oo
2: Basaha ang memory space	0	Oo
3: Isulat ang wanang sa pag-configure	N/A	Oo
4: Basaha ang wanang sa pag-configure	N/A	Oo
5: Usba ang BAR	N/A	Oo
6: Usba ang device	N/A	Oo
7: I-enable ang SR-IOV	N/A	Oo (*)
8: Paghimo og link test alang sa matag enabled virtual function nga iya sa kasamtangan nga device	N/A	Oo (*)
9: Buhata ang DMA	N/A	Dili
10: Hunong sa programa	N/A	Oo

Mubo nga sulat: (*) Kini nga mga operasyon sa pagsulay magamit lamang kung ang disenyo sa SR-IOV exampgipili si le.
2.6.1. Pagpadagan sa PIO Design Example

Pagdala ngadto sa ./software/user/example ubos sa disenyo exampang direktoryo.
Compile ang disenyo exampang aplikasyon:
$himo
Pagdalagan ang pagsulay:
$ sudo ./intel_fpga_pcie_link_test
Mahimo nimong ipadagan ang pagsulay sa link sa Intel FPGA IP PCIe sa manual o awtomatik nga mode. Pagpili gikan sa:
• Sa automatic mode, ang aplikasyon awtomatikong mopili sa device. Gipili sa pagsulay ang Intel PCIe device nga adunay labing ubos nga BDF pinaagi sa pagpares sa Vendor ID.
Gipili usab sa pagsulay ang labing ubos nga magamit nga BAR.
• Sa manual mode, ang pagsulay mangutana kanimo alang sa bus, device, ug function number ug BAR.
Alang sa Intel Stratix 10 DX o Intel Agilex Development Kit, mahimo nimong mahibal-an ang
BDF pinaagi sa pag-type sa mosunod nga sugo:
$ lspci -d 1172:
4. Ania ang sampAng mga transcript alang sa awtomatiko ug manwal nga mga mode:
Awtomatikong mode:

Manual mode:

May Kalabutan nga Impormasyon
Ang PCIe Link Inspector Overview
Gamita ang PCIe Link Inspector aron mamonitor ang link sa Physical, Data Link ug Transaction Layers.
2.6.2. Pagpadagan sa SR-IOV Design Example

Ania ang mga lakang sa pagsulay sa SR-IOV design exampsa hardware:

Pagdalagan ang Intel FPGA IP PCIe link test pinaagi sa pagpadagan sa sudo ./
intel_fpga_pcie_link_test nga sugo ug dayon pilia ang opsyon 1:
Pilia sa kamut ang usa ka aparato.

Pagsulod sa BDF sa pisikal nga gimbuhaton diin gigahin ang mga virtual nga gimbuhaton.
Pagsulod sa BAR "0" aron magpadayon sa pagsulay nga menu.
Pagsulod sa opsyon 7 aron mahimo ang SR-IOV alang sa kasamtangan nga device.
Pagsulod sa gidaghanon sa mga virtual nga gimbuhaton nga mahimo alang sa kasamtangan nga device.

Pagsulod sa opsyon 8 para magbuhat ug link test para sa matag enabled virtual function nga gigahin para sa physical function. Ang aplikasyon sa pagsulay sa link makahimo sa 100 nga pagsulat sa panumduman nga adunay usa ka dword sa data matag usa ug dayon basahon pagbalik ang datos alang sa pagsusi. Ang aplikasyon mag-imprinta sa gidaghanon sa mga virtual function nga napakyas sa link test sa katapusan sa pagsulay.
7. Sa bag-ong terminal, padagana ang lspci –d 1172: | grep -c "Altera" nga sugo aron masusi ang pag-ihap sa mga PF ug VF. Ang gipaabot nga resulta mao ang sumada sa gidaghanon sa pisikal nga mga gimbuhaton ug gidaghanon sa mga virtual nga gimbuhaton.

P-tile Avalon Streaming IP alang sa PCI Express Design

Example User Guide Archives

Intel Quartus Prime nga Bersyon	Giya sa Gumagamit
21.2	P-tile Avalon Streaming IP alang sa PCI Express Design Example Giya sa Gumagamit
20.3	P-tile Avalon Streaming IP alang sa PCI Express Design Example Giya sa Gumagamit
20.2	P-tile Avalon Streaming IP alang sa PCI Express Design Example Giya sa Gumagamit
20.1	P-tile Avalon Streaming IP alang sa PCI Express Design Example Giya sa Gumagamit
19.4	P-tile Avalon Streaming IP alang sa PCI Express Design Example Giya sa Gumagamit
19.1.1	P-tile Avalon Streaming IP alang sa PCI Express Design Example Giya sa Gumagamit

Kasaysayan sa Pagbag-o sa Dokumento alang sa Intel P-Tile Avalon

Streaming Hard IP alang sa PCIe Design Example Giya sa Gumagamit

Bersyon sa Dokumento	Intel Quartus Prime nga Bersyon	Bersyon sa IP	Mga kausaban
2021.10.04	21.3	6.0.0	Giusab ang gisuportahan nga mga configuration alang sa SR-IOV design example gikan sa Gen3 x16 EP ug Gen4 x16 EP ngadto sa Gen3 x8 EP ug Gen4 x8 EP sa Functional Description alang sa Single Root I/O Virtualization (SR-IOV) Design Exampang seksyon. Gidugang ang suporta alang sa Intel Stratix 10 DX P-tile Production FPGA Development Kit sa Pagmugna sa Design Exampang seksyon.
2021.07.01	21.2	5.0.0	Gikuha ang simulation waveforms para sa PIO ug SR-IOV design examples gikan sa seksyon nga Simulating the Design Example. Gi-update ang sugo aron ipakita ang BDF sa seksyon Pagpadagan sa PIO Design Example.
2020.10.05	20.3	3.1.0	Gitangtang ang seksyon sa Mga Rehistro sukad sa disenyo sa Avalon Streaming exampwala silay control register.
2020.07.10	20.2	3.0.0	Gidugang ang simulation waveforms, test case descriptions ug test result descriptions para sa design examples. Gidugang nga mga panudlo sa simulation alang sa ModelSim simulator sa Simulating the Design Exampang seksyon.
2020.05.07	20.1	2.0.0	Gi-update ang titulo sa dokumento sa Intel FPGA P-Tile Avalon streaming IP para sa PCI Express Design Example Giya sa Gumagamit aron makab-ot ang bag-ong ligal nga mga panudlo sa pagngalan. Gi-update ang VCS interactive mode simulation command.
2019.12.16	19.4	1.1.0	Gidugang ang disenyo sa SR-IOV exampang paghulagway.
2019.11.13	19.3	1.0.0	Gidugang ang Gen4 x8 Endpoint ug Gen3 x8 Endpoint sa lista sa gisuportahan nga mga configuration.
2019.05.03	19.1.1	1.0.0	Inisyal nga pagpagawas.

Online nga Bersyon
Ipadala ang Feedback
ID: 683038
UG-20234
Bersyon: 2021.10.04

Mga Dokumento / Mga Kapanguhaan

intel FPGA P-Tile Avalon Streaming IP alang sa PCI Express Design Example [pdf] Giya sa Gumagamit
FPGA P-Tile, Avalon Streaming IP alang sa PCI Express Design Example, FPGA P-Tile Avalon Streaming IP alang sa PCI Express Design Example, FPGA P-Tile Avalon Streaming IP

Mga pakisayran

Manwal sa Gumagamit