F-Tile Interlaken Intel FPGA IP Design Example

Dali nga Giya sa Pagsugod

Ang F-Tile Interlaken Intel® FPGA IP core naghatag ug simulation testbench. Usa ka disenyo sa hardware exampAng nagsuporta sa compilation ug hardware testing mahimong magamit sa Intel Quartus® Prime Pro Edition software version 21.4. Kung makamugna ka sa disenyo exampUg, ang editor sa parameter awtomatikong nagmugna sa files gikinahanglan sa simulate, compile, ug pagsulay sa disenyo.
Ang testbench ug disenyo exampGisuportahan sa le ang NRZ ug PAM4 mode alang sa F-tile nga mga aparato. Ang F-Tile Interlaken Intel FPGA IP core nagmugna og disenyo examples alang sa mosunod nga gisuportahan nga mga kombinasyon sa gidaghanon sa mga lane ug mga rate sa datos.

Gisuportahan sa IP nga mga Kombinasyon sa Gidaghanon sa mga Dalan ug Rate sa Data
Ang mosunod nga mga kombinasyon gisuportahan sa Intel Quartus Prime Pro Edition software version 21.3. Ang tanan nga uban nga mga kombinasyon suportahan sa umaabot nga bersyon sa Intel Quartus Prime Pro Edition.

Gidaghanon sa mga Dalan	Rate sa Lane (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	Oo	–	Oo	Oo	–
6	–	–	–	Oo	Oo
8	–	–	Oo	Oo	–
10	–	–	Oo	Oo	–
12	–	Oo	Oo	Oo	–

Figure 1. Mga Lakang sa Pagpalambo alang sa Disenyo Example

Mubo nga sulat: Ang Hardware Compilation ug Testing mahimong magamit sa Intel Quartus Prime Pro Edition software nga bersyon 21.4.
Ang F-Tile Interlaken Intel FPGA IP core design example nagsuporta sa mosunod nga mga bahin:

• Internal TX sa RX serial loopback mode
• Awtomatikong nagmugna og fixed size packets
• Panguna nga mga kapabilidad sa pagsusi sa pakete
• Abilidad sa paggamit sa System Console aron i-reset ang disenyo alang sa katuyoan sa pagsulay pag-usab

Figure 2. Hataas nga lebel Block Diagram

May Kalabutan nga Impormasyon

• F-Tile Interlaken Intel FPGA IP User Guide
• F-Tile Interlaken Intel FPGA IP Release Notes

Mga Kinahanglanon sa Hardware ug Software

Para testingan ang exampsa disenyo, gamita ang mosunod nga hardware ug software:

• Intel Quartus Prime Pro Edition software nga bersyon 21.3
• System Console
• Gisuportahan nga Simulator:
  • Mga Synopsy* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE o Questa*

Mubo nga sulat:  Suporta sa hardware alang sa disenyo exampMahimong magamit sa Intel Quartus Prime Pro Edition software nga bersyon 21.4.

Paghimo sa Disenyo

Hulagway 3. Pamaagi

Sunda kini nga mga lakang sa paghimo sa disenyo example ug testbench:

1. Sa software nga Intel Quartus Prime Pro Edition, i-klik File ➤ Bag-ong Project Wizard aron makahimo og bag-ong proyekto sa Intel Quartus Prime, o i-klik File ➤ Buksan ang Proyekto aron maablihan ang kasamtangan nga proyekto sa Intel Quartus Prime. Ang wizard nag-aghat kanimo sa pagtino sa usa ka aparato.
2. Ipiho ang pamilya sa aparato nga Agilex ug pilia ang aparato nga adunay F-Tile alang sa imong disenyo.
3. Sa IP Catalog, pangitaa ug doble-klik ang F-Tile Interlaken Intel FPGA IP. Ang Bag-ong IP Variant nga bintana makita.
4. Itakda ang usa ka top-level nga ngalan para sa imong custom IP variation. Gitipigan sa editor sa parameter ang mga setting sa pagbag-o sa IP sa a file ginganlan .ip.
5. I-klik ang OK. Ang parameter editor makita.

Hulagway 4. Exampang Tab sa Disenyo

6. Sa tab nga IP, ipiho ang mga parametro para sa imong IP core variation.
7. Sa Example Design tab, pilia ang opsyon sa Simulation aron makamugna ang testbench.
Mubo nga sulat: Ang opsyon sa synthesis kay para sa hardware exampAng disenyo, nga magamit sa Intel Quartus Prime Pro Edition software nga bersyon 21.4.
8. Para sa Generated HDL Format, ang Verilog ug VHDL nga opsyon anaa.
9. I-klik Generate Exampug Disenyo. Ang Pagpili ExampAng bintana sa Direktoryo sa Disenyo makita.
10. Kung gusto nimo usbon ang disenyo example direktoryo nga agianan o ngalan gikan sa mga default nga gipakita (ilk_f_0_example_design), browse sa bag-ong dalan ug i-type ang bag-ong disenyo exampang ngalan sa direktoryo.
11. Pag-klik OK.

Mubo nga sulat: Sa F-Tile Interlaken Intel FPGA IP design example, ang SystemPLL awtomatik nga gi-instantiate, ug konektado sa F-Tile Interlaken Intel FPGA IP core. Ang SystemPLL hierarchy path sa disenyo example mao:

example_design.test_env_inst.test_dut.dut.pll

Ang SystemPLL sa disenyo example shares sa sama nga 156.26 MHz reference clock sama sa Transceiver.

Istruktura sa Direktoryo

Ang F-Tile Interlaken Intel FPGA IP core nagmugna sa mosunod files alang sa disenyo example:
Figure 5. Istruktura sa Direktoryo

Talaan 2. Disenyo sa Hardware Example File Mga paghulagway
Kini files anaa saample_installation_dir>/ilk_f_0_example_design nga direktoryo.

File Mga ngalan	Deskripsyon
example_design.qpf	Intel Quartus Prime nga proyekto file.
example_design.qsf	Mga setting sa proyekto sa Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Pagpugong sa Disenyo sa Synopsy file. Mahimo nimong kopyahon ug usbon ang imong kaugalingon nga disenyo.
sysconsole_testbench.tcl	Panguna file alang sa pag-access sa System Console

Mubo nga sulat: Suporta sa hardware alang sa disenyo exampMahimong magamit sa Intel Quartus Prime Pro Edition software nga bersyon 21.4.

Talaan 3. Testbench File Deskripsyon

Kini file anaa saample_installation_dir>/ilk_f_0_example_design/ example_design/rtl nga direktoryo.

File Ngalan	Deskripsyon
top_tb.sv	Top-level nga testbench file.

Talaan 4. Testbench Scripts

Kini files anaa saample_installation_dir>/ilk_f_0_example_design/ example_design/testbench nga direktoryo

File Ngalan	Deskripsyon
run_vcs.sh	Ang script sa Synopsys VCS aron mapadagan ang testbench.
run_vcsmx.sh	Ang Synopsys VCS MX nga script aron ipadagan ang testbench.
run_mentor.tcl	Ang Siemens EDA ModelSim SE o Questa nga script aron ipadagan ang testbench.

Pagsundog sa Disenyo Exampsa Testbench

Hulagway 6. Pamaagi

Sunda kini nga mga lakang aron ma-simulate ang testbench:

1. Sa command prompt, usba ang direktoryo sa simulation sa testbench. Ang agianan sa direktoryo mao angample_installation_dir>/example_design/ testbench.
2. Pagdalagan ang simulation script para sa gisuportahan nga simulator nga imong gusto. Ang script nag-compile ug nagpadagan sa testbench sa simulator. Kinahanglang susihon sa imong script nga ang mga ihap sa SOP ug EOP magkatugma human makompleto ang simulation.

Talaan 5. Mga Lakang sa Pagpadagan sa Simulation

Simulator	Mga instruksyon
VCS	Sa command line, i-type ang:   sh run_vcs.sh
VCS MX	Sa command line, i-type ang:   sh run_vcsmx.sh
ModelSim SE o Questa	Sa command line, i-type ang:   vsim -do run_mentor.tcl Kung gusto nimo nga mag-simulate nga wala magdala sa ModelSim GUI, i-type ang:   vsim -c -do run_mentor.tcl

3. Analisaha ang mga resulta. Ang usa ka malampuson nga simulation nagpadala ug nakadawat sa mga pakete, ug nagpakita sa "Test PASSED".

Ang testbench alang sa disenyo exampgikompleto ni le ang mosunod nga mga buluhaton:

• Gi-instantiate ang F-Tile Interlaken Intel FPGA IP core.
• Nag-imprinta sa kahimtang sa PHY.
• Gisusi ang metaframe synchronization (SYNC_LOCK) ug pulong (block) nga mga utlanan (WORD_LOCK).
• Naghulat alang sa indibidwal nga mga agianan nga ma-lock ug ma-align.
• Nagsugod sa pagpadala sa mga pakete.
• Pagsusi sa mga istatistika sa pakete:
  • Mga sayup sa CRC24
  • Mga SOP
  • Mga EOP

Ang mosunod nga sampAng output naghulagway sa usa ka malampuson nga simulation test run:

Paghugpong sa Disenyo Example

1. Paniguro ang exampAng paghimo sa disenyo kompleto na.
2. Sa Intel Quartus Prime Pro Edition software, ablihi ang Intel Quartus Prime nga proyektoample_installation_dir>/example_design.qpf>.
3. Sa Processing menu, i-klik ang Start Compilation.

Disenyo Exampang Deskripsyon

Ang disenyo example nagpakita sa mga gamit sa Interlaken IP core.

Disenyo ExampMga sangkap

Ang exampAng disenyo nagkonektar sa sistema ug PLL reference nga mga orasan ug gikinahanglan nga mga sangkap sa disenyo. Ang exampAng disenyo nag-configure sa IP core sa internal loopback mode ug nagmugna og mga packet sa IP core TX user data transfer interface. Ang IP core nagpadala niini nga mga pakete sa internal loopback nga agianan pinaagi sa transceiver.
Human madawat sa IP core receiver ang mga packet sa loopback path, giproseso niini ang Interlaken packets ug ipasa kini sa RX user data transfer interface. Ang exampAng disenyo nagsusi nga ang mga pakete nga nadawat ug gipadala nga tugma.
Ang F-Tile Interlaken Intel IP design example naglakip sa mosunod nga mga sangkap:

1. F-Tile Interlaken Intel FPGA IP core
2. Packet Generator ug Packet Checker
3. F-Tile Reference ug System PLL Clocks Intel FPGA IP core

Mga Signal sa Interface

Talaan 6. Disenyo ExampMga Signal sa Interface

Ngalan sa Port	Direksyon	Lapad (Bit)	Deskripsyon
mgmt_clk	Input	1	Pag-input sa orasan sa sistema. Ang frequency sa orasan kinahanglan nga 100 MHz.
pll_ref_clk	Input	1	Reperensya nga orasan sa Transceiver. Nagmaneho sa RX CDR PLL.
rx_pin	Input	Gidaghanon sa mga lane	Receiver SERDES data pin.
tx_pin	Output	Gidaghanon sa mga lane	Ipadala ang SERDES data pin.
rx_pin_n(1)	Input	Gidaghanon sa mga lane	Receiver SERDES data pin.
tx_pin_n(1)	Output	Gidaghanon sa mga lane	Ipadala ang SERDES data pin.
mac_clk_pll_ref	Input	1	Kini nga signal kinahanglan nga gimaneho sa usa ka PLL ug kinahanglan nga mogamit sa parehas nga gigikanan sa orasan nga nagmaneho sa pll_ref_clk. Kini nga signal anaa lamang sa PAM4 mode device variation.
usr_pb_reset_n	Input	1	Pag-reset sa sistema.

(1) Anaa ra sa mga variant sa PAM4.

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo.
*Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.

Register Mapa

Mubo nga sulat:

• Disenyo ExampAng rehistro nga adres magsugod sa 0x20** samtang ang Interlaken IP core nga rehistro nga adres magsugod sa 0x10**.
• F-tile PHY register address magsugod sa 0x30** samtang ang F-tile FEC register address magsugod sa 0x40**. Ang rehistro sa FEC anaa lamang sa PAM4 mode.
• Access code: RO—Read Only, ug RW—Read/Write.
• Gibasa sa system console ang disenyo exampAng pagrehistro ug pagreport sa kahimtang sa pagsulay sa screen.

Talaan 7. Disenyo Example Register nga Mapa

Offset	Ngalan	Access	Deskripsyon
8'h00	Gireserba
8'h01	Gireserba
8'h02	Pag-reset sa sistema sa PLL	RO	Ang mosunod nga mga bit nagpaila sa hangyo sa pag-reset sa sistema sa PLL ug pagpagana sa bili: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Ang RX lane gi-align	RO	Nagpakita sa pag-align sa RX lane.
8'h04	WORD gi-lock	RO	[NUM_LANES–1:0] – Pag-ila sa mga utlanan sa pulong (block).
8'h05	Gi-lock ang pag-sync	RO	[NUM_LANES–1:0] – Metaframe synchronization.
8'h06 - 8'h09	CRC32 sayop nga ihap	RO	Nagpakita sa CRC32 error count.
8'h0A	CRC24 sayop nga ihap	RO	Nagpakita sa CRC24 error count.
8'h0B	Pag-awas/Pag-ubos nga signal	RO	Ang mosunod nga mga bit nagpakita: • Bit [3] – TX underflow signal • Bit [2] – TX overflow signal • Bit [1] – RX overflow signal
8'h0C	Ihap sa SOP	RO	Nagpakita sa gidaghanon sa SOP.
8'h0D	Ihap sa EOP	RO	Nagpakita sa gidaghanon sa EOP
8'h0E	Ihap sa sayop	RO	Nagpakita sa gidaghanon sa mosunod nga mga sayop: • Pagkawala sa lane alignment • Ilegal nga pulong sa pagpugong • Ilegal nga sumbanan sa framing • Nawala ang SOP o EOP indicator
8'h0F	ipadala_data_mm_clk	RW	Isulat ang 1 ngadto sa bit [0] aron mahimo ang signal sa generator.
8'h10	Sayop sa checker		Nagpakita sa sayup sa checker. (SOP data error, Channel number error, ug PLD data error)
8'h11	Sistema sa PLL lock	RO	Bit [0] nagpakita sa PLL lock timailhan.
8'h14	Ihap sa TX SOP	RO	Nagpakita sa gidaghanon sa SOP nga namugna sa packet generator.
8'h15	Ihap sa TX EOP	RO	Nagpakita sa gidaghanon sa EOP nga namugna sa packet generator.
8'h16	Padayon nga pakete	RW	Isulat ang 1 ngadto sa bit [0] aron mahimo ang padayon nga pakete.
nagpadayon…

Offset	Ngalan	Access	Deskripsyon
8'h39	Ihap sa sayop sa ECC	RO	Nagpakita sa gidaghanon sa mga sayop sa ECC.
8'h40	Gitul-id sa ECC ang ihap sa sayop	RO	Nagpakita sa gidaghanon sa gitul-id nga mga sayop sa ECC.
8'h50	tile_tx_rst_n	WO	I-reset ang tile sa SRC para sa TX.
8'h51	tile_rx_rst_n	WO	I-reset ang tile sa SRC para sa RX.
8'h52	tile_tx_rst_ack_n	RO	Ang pag-reset sa tile giila gikan sa SRC alang sa TX.
8'h53	tile_rx_rst_ack_n	RO	Ang pag-reset sa tile giila gikan sa SRC alang sa RX.

I-reset

Sa F-Tile Interlaken Intel FPGA IP core, imong sugdan ang reset (reset_n=0) ug hupti hangtod ang IP core magbalik ug reset acknowledge (reset_ack_n=0). Human matangtang ang pag-reset (reset_n=1), ang pag-reset sa pag-ila mobalik sa una nga kahimtang niini
(reset_ack_n=1). Sa disenyo exampUg, ang usa ka rst_ack_sticky nga rehistro naghupot sa pag-reset sa pag-ila sa pagpahayag ug dayon nagpalihok sa pagtangtang sa pag-reset (reset_n=1). Mahimo nimong gamiton ang mga alternatibong pamaagi nga mohaum sa imong mga panginahanglan sa disenyo.

Importante: Sa bisan unsang senaryo diin gikinahanglan ang internal nga serial loopback, kinahanglan nimo nga buhian ang TX ug RX sa F-tile nga gilain sa usa ka piho nga han-ay. Tan-awa ang script sa system console alang sa dugang nga kasayuran.

Figure 7. Reset Sequence sa NRZ Mode

Figure 8. Reset Sequence sa PAM4 Mode

F-Tile Interlaken Intel FPGA IP Design Example User Guide Archives

Kung ang usa ka IP core nga bersyon wala gilista, ang giya sa gumagamit alang sa miaging IP core nga bersyon magamit.

Intel Quartus Prime nga Bersyon	IP Core nga Bersyon	Giya sa Gumagamit
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Design Example Giya sa Gumagamit

Kasaysayan sa Pagbag-o sa Dokumento para sa F-Tile Interlaken Intel FPGA IP Design Example Giya sa Gumagamit

Bersyon sa Dokumento	Intel Quartus Prime nga Bersyon	Bersyon sa IP	Mga kausaban
2021.10.04	21.3	3.0.0	• Gidugang nga suporta alang sa bag-ong mga kombinasyon sa lane rate. Para sa dugang nga impormasyon, tan-awa ang Talaan: Gisuportahan sa IP nga mga Kombinasyon sa Gidaghanon sa Lane ug Rate sa Data. • Gi-update ang gisuportahan nga listahan sa simulator sa seksyon: Mga Kinahanglanon sa Hardware ug Software. • Gidugang bag-ong reset register sa seksyon: Register Mapa.
2021.06.21	21.2	2.0.0	Inisyal nga pagpagawas.

Mga Dokumento / Mga Kapanguhaan

intel F-Tile Interlaken Intel FPGA IP Design Example [pdf] Giya sa Gumagamit F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example, Disenyo Example

Mga pakisayran

• Manwal sa Gumagamit