intel Interlaken 2nd Gen FPGA IP Release Notes
Interlaken (2nd Generation) Intel® FPGA IP Release Notes
Kung ang usa ka nota sa pagpagawas dili magamit alang sa usa ka piho nga bersyon sa IP core, ang IP core walay mga pagbag-o sa kana nga bersyon. Para sa impormasyon sa IP update releases hangtod sa v18.1, tan-awa ang Intel Quartus Prime Design Suite Update Release Notes. Ang mga bersyon sa Intel® FPGA IP motakdo sa mga bersyon sa software sa Intel Quartus® Prime Design Suite hangtod sa v19.1. Sugod sa Intel Quartus Prime Design Suite software version 19.2, ang Intel FPGA IP adunay bag-ong versioning scheme. Ang Intel FPGA IP version (XYZ) nga numero mahimong mausab sa matag Intel Quartus Prime software version. Usa ka pagbag-o sa:
- Ang X nagpakita sa usa ka mayor nga rebisyon sa IP. Kung imong gi-update ang Intel Quartus Prime software, kinahanglan nimo nga i-regenerate ang IP.
- Gipakita sa Y nga ang IP naglakip sa bag-ong mga bahin. I-regenerate ang imong IP aron maapil kining mga bag-ong feature.
- Gipakita sa Z nga ang IP naglakip sa gagmay nga mga pagbag-o. I-regenerate ang imong IP aron maapil kini nga mga pagbag-o.
- Intel Quartus Prime Design Suite Update Release Notes
- Interlaken (2nd Generation) Intel FPGA IP User Guide
- Errata para sa Interlaken (2nd Generation) Intel FPGA IP sa Knowledge Base
- Interlaken (2nd Generation) Intel Stratix 10 FPGA IP Design Example Giya sa Gumagamit
- Interlaken (2nd Generation) Intel Agilex FPGA IP Design Example Giya sa Gumagamit
- Pasiuna sa Intel FPGA IP Cores
Interlaken (ika-2 nga Henerasyon) Intel FPGA IP v20.0.0
Talaan 1. v20.0.0 2020.10.05
| Intel Quartus Prime nga Bersyon | Deskripsyon | Epekto |
|
20.3 |
Gidugang nga suporta alang sa 25.78125 Gbps nga rate sa datos. | — |
| Giusab ang suporta sa mga rate sa datos gikan sa 25.3 Gbps ngadto sa 25.28 Gbps ug 25.8 Gbps ngadto sa 25.78125 Gbps. |
— |
Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo.
Ang ubang mga ngalan ug mga tatak mahimong maangkon ingon nga kabtangan sa uban.
Interlaken (ika-2 nga Henerasyon) Intel FPGA IP v19.3.0
Talaan 2. v19.3.0 2020.06.22
| Intel Quartus Prime nga Bersyon | Deskripsyon | Epekto |
|
19.3.0 |
Ang IP karon nagsuporta sa Interlaken Look-aside feature. | — |
| Gidugang bag-o I-enable ang Interlaken Look-aside mode parameter sa editor sa parameter sa IP. | Mahimo nimong i-configure ang IP sa Interlaken Look-aside mode. | |
| Pagpili sa mode sa pagbalhin Ang parameter gikuha gikan sa kasamtangan nga bersyon sa Intel Quartus Prime software. |
— |
|
| Gidugang ang 12.5 Gbps data rate nga suporta alang sa gidaghanon sa mga lane nga 10 sa H-tile ug E-tile (NRZ mode) IP core variation. |
— |
|
| Gikuha ang mosunod nga mga signal gikan sa IP:
• rx_pma_data • tx_pma_data • itx_gutom • itx_gutom |
— |
|
| Gidugang sa pagsunod sa mga bag-ong signal:
• sop_cntr_inc1 • eop_cntr_inc1 • rx_xcoder_uncor_feccw • itx_ch0_xon • irx_ch0_xon • itx_ch1_xon • irx_ch1_xon • itx_valid • irx_valid • itx_idle • irx_idle • itx_ctrl • itx_credit • irx_credit |
— |
|
| Gikuha ang mosunod nga duha ka offset gikan sa mapa sa rehistro:
• 16'h40- TX_READY_XCVR • 16'h41- RX_READY_XCVR |
— |
|
| Pagsulay sa hardware sa disenyo exampAnaa na ang le para sa mga aparato nga Intel Agilex™. | Mahimo nimong sulayan ang disenyo exampsa Intel Agilex F-serye nga Transceiver-SoC Development Kit. | |
| Mahimo nimong usbon ang data rate ug transceiver reference clock frequency ngadto sa gamay nga lainlain nga mga bili para sa imong Interlaken (2nd Generation) IP instance nga nagtarget sa Intel Stratix® 10 H-tile o E-tile device. Tan-awa kini nga KDB alang sa kasayuran kung giunsa pagbag-o ang rate sa datos. |
Mahimo nimong ipasibo ang mga rate sa datos depende sa mga tile. |
Interlaken (ika-2 nga Henerasyon) Intel FPGA IP v19.2.1
Talaan 3. v19.2.1 2019.09.27
| Intel Quartus Prime nga Bersyon | Deskripsyon | Epekto |
|
19.3 |
Publiko nga pagpagawas alang sa Intel Agilex nga mga aparato nga adunay E-tile transceiver. | — |
| Giusab ang ngalan sa Interlaken (2nd Generation) Intel Stratix 10 FPGA IP ngadto sa Interlaken (2nd Generation) Intel FPGA IP |
— |
Interlaken (2nd Generation) Intel Stratix 10 FPGA IP v18.1 Update 1
Talaan 4. Bersyon 18.1 Update 1 2019.03.15
| Deskripsyon | Epekto |
| Gidugang ang suporta sa multi-segment mode. | — |
| Gidugang Gidaghan sa Mga Bahin parametro. | — |
| • Gidugang nga suporta alang sa lane ug data rate nga mga kombinasyon sama sa mosunod:
- Para sa Intel Stratix 10 L-tile device: • 4 ka lane nga adunay 12.5/25.3/25.8 Gbps lane rates • 8 ka lane nga adunay 12.5 Gbps lane rates - Para sa Intel Stratix 10 H-tile device: • 4 ka lane nga adunay 12.5/25.3/25.8 Gbps lane rates • 8 ka lane nga adunay 12.5/25.3/25.8 Gbps lane rates • 10 ka lane nga adunay 25.3/25.8 Gbps lane rates - Para sa mga aparato sa Intel Stratix 10 E-tile (NRZ): • 4 ka lane nga adunay 6.25/12.5/25.3/25.8 Gbps lane rates • 8 ka lane nga adunay 12.5/25.3/25.8 Gbps lane rates • 10 ka lane nga adunay 25.3/25.8 Gbps lane rates • 12 ka lane nga adunay 10.3125 Gbps lane rate |
— |
| • Gidugang ang mosunod nga bag-ong nagpadala nga mga signal sa user interface:
— itx_eob1 — itx_eopbits1 — itx_chan1 |
— |
| • Gidugang ang mosunod nga bag-ong receiver user interface signal:
— irx_eob1 — irx_eopbits1 — irx_chan1 — irx_err1 — irx_err |
— |
Interlaken (ika-2 nga Henerasyon) Intel Stratix 10 FPGA IP v18.1
Talaan 5. Bersyon 18.1 2018.09.10
| Deskripsyon | Epekto | Mga nota |
| Giusab ang ngalan sa tile sa dokumento ingon Interlaken (2nd Generation) Intel Stratix 10 FPGA IP User Guide |
— |
— |
| Gidugang ang VHDL simulation model ug testbench nga suporta alang sa Interlaken (2nd Generation) IP core. |
— |
— |
| Gidugang ang mosunod nga bag-ong mga rehistro sa IP core: | ||
| • TX_READY_XCVR | ||
| • RX_READY_XCVR
• ILKN_FEC_XCODER_TX_ILLEGAL_ STATE |
— | Kini nga mga rehistro anaa lamang sa Intel Stratix 10 E-Tile device variation. |
| • ILKN_FEC_XCODER_RX_ILLEGAL_ STATE |
Interlaken (ika-2 nga Henerasyon) Intel FPGA IP v18.0.1
Talaan 6. Bersyon 18.0.1 Hulyo 2018
| Deskripsyon | Epekto | Mga nota |
| Gidugang nga suporta alang sa Intel Stratix 10 nga mga aparato nga adunay mga transceiver sa E-Tile. |
— |
— |
| Gidugang ang 53.125 Gbps data rate nga suporta alang sa Intel Stratix 10 E-Tile nga mga aparato sa PAM4 mode. |
— |
— |
| Gidugang ang signal sa orasan mac_clkin alang sa Intel Stratix 10 E-Tile nga mga aparato sa PAM4 mode |
— |
— |
Interlaken (ika-2 nga Henerasyon) Intel FPGA IP v18.0
Talaan 7. Bersyon 18.0 Mayo 2018
| Deskripsyon | Epekto | Mga nota |
| Giusab ang ngalan sa Interlaken IP core (2nd Generation) ngadto sa Interlaken (2nd Generation) Intel FPGA IP sumala sa Intel rebranding. |
— |
— |
| Gidugang ang 25.8 Gbps data rate nga suporta alang sa gidaghanon sa mga lane 6 ug 12. |
— |
— |
| Gidugang nga suporta alang sa Cadence Xcelium * Parallel simulator. |
— |
— |
Interlaken IP Core (ika-2 nga Henerasyon) v17.1
Talaan 8. Bersyon 17.1 Nobyembre 2017
| Deskripsyon | Epekto | Mga nota |
| Inisyal nga pagpagawas sa Intel FPGA IP Library. | — | — |
May Kalabutan nga Impormasyon
Interlaken IP Core (2nd Generation) Giya sa Gumagamit
Interlaken (2nd Generation) Intel FPGA IP User Guide Archives
| Bersyon sa Quartus | IP Core nga Bersyon | Giya sa Gumagamit |
| 20.2 | 19.3.0 | Interlaken (2nd Generation) FPGA IP User Guide |
| 19.3 | 19.2.1 | Interlaken (2nd Generation) FPGA IP User Guide |
| 19.2 | 19.2 | Interlaken (2nd Generation) FPGA IP User Guide |
| 18.1.1 | 18.1.1 | Interlaken (2nd Generation) Intel Stratix 10 FPGA IP User Guide |
| 18.1 | 18.1 | Interlaken (2nd Generation) Intel Stratix 10 FPGA IP User Guide |
| 18.0.1 | 18.0.1 | Interlaken (2nd Generation) FPGA IP User Guide |
| 18.0 | 18.0 | Interlaken (2nd Generation) Intel FPGA IP User Guide |
| 17.1 | 17.1 | Interlaken IP Core (2nd Generation) Giya sa Gumagamit |
Ang mga bersyon sa IP parehas sa mga bersyon sa software sa Intel Quartus Prime Design Suite hangtod sa v19.1. Gikan sa Intel Quartus Prime Design Suite software nga bersyon 19.2 o sa ulahi, ang mga IP core adunay bag-ong IP versioning scheme. Kung ang usa ka IP core nga bersyon wala gilista, ang giya sa gumagamit alang sa miaging IP core nga bersyon magamit.
Mga Dokumento / Mga Kapanguhaan
 |
intel Interlaken 2nd Gen FPGA IP Release Notes [pdf] Mga instruksiyon Interlaken 2nd Gen FPGA IP Release Notes, Interlaken 2nd Gen, FPGA IP Release Notes |
