FPGA IP
Dizajni p.shampUdhëzuesi i Përdoruesit
F-Tile 25G Ethernet Intel®
Përditësuar për Intel® Quartus®
Prime Design Suite: 22.3
Versioni IP: 1.0.0

Udhëzues për fillimin e shpejtë

F-tjegull 25G Ethernet Intel FPGA IP për pajisjet Intel Agilex™ ofron aftësinë e gjenerimit të dizajnit examples për konfigurimet e zgjedhura.
Figura 1. Dizajni Example Përdorimi

Struktura e Drejtorisë

Figura 2. 25G Ethernet Intel FPGA IP Design Example Struktura e Drejtorisë

• Simulimi files (testi vetëm për simulim) ndodhen nëample_dir>/example_testbench.
• Dizajni vetëm për përpilim, p.shample ndodhet nëample_dir>/ compilation_test_design.
• Konfigurimi dhe testimi i harduerit files (dizajni p.shample në harduer) ndodhen nëample_dir>/hardware_test_design.

Tabela 1. Drejtoria dhe File Përshkrimet

File Emrat	Përshkrimi
eth_ex_25g.qpf	Projekti Intel Quartus® Prime file.
eth_ex_25g.qsf	Cilësimet e projektit Intel Quartus Prime file.
eth_ex_25g.sdc	Kufizimet e dizajnit të Synopsys file. Ju mund ta kopjoni dhe modifikoni këtë file për dizajnin tuaj të bërthamës IP të Intel FPGA 25 GbE.
eth_ex_25g.v	Dizajni i nivelit të lartë Verilog HDL p.shample file. Dizajni me një kanal përdor Verilog file.
e zakonshme/	Dizajni i harduerit p.shampmbështetje files.
hwtest/kryesore.tcl	Kryesor file për të hyrë në panelin e sistemit.

Gjenerimi i Dizajnit Example

Figura 4. ExampSkeda e Dizajnit në Redaktuesin e Parametrave IP të F-tjegull 25G Ethernet Intel FPGA

Ndiqni këto hapa për të gjeneruar dizajnin e harduerit p.shample dhe testbench:

1. Në versionin Intel Quartus Prime Pro, klikoni File ➤ New Project Wizard për të krijuar një projekt të ri Quartus Prime, ose File ➤ Hapni Projektin për të hapur një projekt ekzistues Quartus Prime. Magjistari ju kërkon të specifikoni një pajisje.
2. Në Katalogun IP, gjeni dhe zgjidhni 25G Ethernet Intel FPGA IP për Agilex. Shfaqet dritarja New IP Variation.
3. Specifikoni një emër të nivelit të lartë për variacionin tuaj të IP-së dhe klikoni OK. Redaktori i parametrave shton .ip të nivelit të lartë file në projektin aktual automatikisht. Nëse ju kërkohet të shtoni manualisht .ip file te projekti, klikoni Projekti ➤ Shto/Hiq Files në Projekt për të shtuar file.
4. Në softuerin Intel Quartus Prime Pro Edition, duhet të zgjidhni një pajisje specifike Intel Agilex në fushën Device ose të mbani pajisjen e paracaktuar që propozon softueri Intel Quartus Prime.
   Shënim: Dizajni i harduerit p.shample mbishkruan përzgjedhjen me pajisjen në tabelën e synuar. Ju specifikoni tabelën e synuar nga menyja e dizajnit p.shample opsionet në Example Skeda Dizajn.
5. Klikoni OK. Shfaqet redaktori i parametrave.
6. Në skedën IP, specifikoni parametrat për ndryshimin e bazës së IP-së tuaj.
7. Në ishample Skeda Dizajn, për P.shample Dizajni Files, zgjidhni opsionin Simulimi për të gjeneruar panelin e testimit dhe zgjidhni opsionin Sintezë për të gjeneruar dizajnin e harduerit example. Vetëm Verilog HDL files janë gjeneruar.
   Shënim: Një bërthamë funksionale IP VHDL nuk disponohet. Specifikoni vetëm Verilog HDL, për dizajnin tuaj të bërthamës IP, p.shample.
8. Për Kompletin e Zhvillimit të Synimeve, zgjidhni Kompletin e Devijimit Transceiver-SoC të serisë Agilex I
9. Klikoni Generate Exampbutoni i projektimit. Përzgjedhja ExampShfaqet dritarja e Direktorisë së Dizajnit.
10. Nëse dëshironi të modifikoni dizajnin p.shampshtegu ose emri i drejtorisë nga parazgjedhjet e shfaqura (alt_e25_f_0_example_design), shfletoni në rrugën e re dhe shkruani modelin e ri exampemri i drejtorisë (ample_dir>).
11. Klikoni OK.

1.2.1. Dizajni P.shample Parametrat
Tabela 2. Parametrat në Pshample Dizajni Tab

Parametri	Përshkrimi
Example Dizajni	Në dispozicion p.shampdizajne për cilësimet e parametrave IP. Vetëm me një kanal exampLe design është mbështetur për këtë IP.
Example Dizajni Files	Të files për të gjeneruar për faza të ndryshme të zhvillimit. • Simulimi—gjeneron të nevojshmen files për simulimin e ishampdizajni. • Sinteza—gjeneron sintezën files. Përdorni këto files për të përpiluar dizajnin në softuerin Intel Quartus Prime Pro Edition për testimin e harduerit dhe për të kryer analiza statike të kohës.
Gjeneroni File Formati	Formati i RTL files për simulim-Verilog.
Zgjidhni Bordin	Pajisjet e mbështetura për zbatimin e dizajnit. Kur zgjidhni një bord zhvillimi Intel FPGA, përdorni pajisjen AGIB027R31B1E2VRO si pajisjen e synuar për dizajnin p.sh.ample brezi. Kompleti Dev Transceiver-SoC i serisë Agilex I: Ky opsion ju lejon të testoni modelin ishample në kompletin e zgjedhur të zhvillimit të Intel FPGA IP. Ky opsion zgjedh automatikisht pajisjen e synuar të AGIB027R31B1E2VRO. Nëse versioni i bordit tuaj ka një shkallë të ndryshme të pajisjes, mund ta ndryshoni pajisjen e synuar. Asnjë: Ky opsion përjashton aspektet harduerike për dizajnin p.shample.

1.3. Gjenerimi i pllakave Files

Gjenerimi Support-Logic është një hap para-sintezues i përdorur për të gjeneruar të lidhura me pllakat fileKërkohet për simulimin dhe dizajnimin e harduerit. Gjenerimi i pllakave kërkohet për të gjithë
Simulimet e projektimit të bazuara në pllaka F. Ju duhet ta përfundoni këtë hap përpara simulimit.

1. Në vijën e komandës, lundroni te dosja compilation_test_design në ish-in tuajampdizajni: cd /përpilimi_test_design.
2. Ekzekutoni komandën e mëposhtme: quartus_tlg alt_eth_25g

1.4. Simulimi i dizajnit F-pllakë 25G Ethernet Intel FPGA IP 
Example Testbench
Ju mund të përpiloni dhe simuloni dizajnin duke ekzekutuar një skript simulimi nga komanda.

1. Në vijën e komandës, ndryshoni direktorinë e punës që simulon testbench: cdample_dir>/ex_25g/sim.
2. Ekzekutoni simulimin e konfigurimit të IP:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabela 3. Hapat për të simuluar panelin e testimit

Simulator	Udhëzimet
VCS*	Në vijën e komandës, shkruani sh run_vcs.sh
QuestaSim*	Në vijën e komandës, shkruani vsim -do run_vsim.do -logfile vsim.log Nëse preferoni të simuloni pa shfaqur GUI-në e QuestaSim, shkruani vsim -c -do run_vsim.do -logfile vsim.log
Kadenca -Xcelium*	Në vijën e komandës, shkruani sh run_xcelium.sh

Një simulim i suksesshëm përfundon me mesazhin e mëposhtëm:
Simulimi kaloi. ose Testbench i plotë.
Pas përfundimit të suksesshëm, mund të analizoni rezultatet.
1.5. Përpilimi dhe konfigurimi i Dizajnit Example në Hardware
Redaktori i parametrave bazë 25G Ethernet Intel FPGA IP ju lejon të përpiloni dhe konfiguroni modelin example në një komplet të zhvillimit të synuar.

Për të përpiluar dhe konfiguruar një dizajn p.shampnë lidhje me harduerin, ndiqni këto hapa:

1. Hapni softuerin Intel Quartus Prime Pro Edition dhe zgjidhni Processing ➤ Start Compilation për të përpiluar dizajnin.
2. Pasi të gjeneroni një objekt SRAM file .sof, ndiqni këto hapa për të programuar dizajnin e harduerit p.shample në pajisjen Intel Agilex:
   a. Në menunë Tools, klikoni Programmer.
   b. Në Programues, klikoni "Konfigurimi i harduerit".
   c. Zgjidhni një pajisje programimi.
   d. Zgjidhni dhe shtoni bordin Intel Agilex në seancën tuaj Intel Quartus Prime Pro Edition.
   e. Sigurohuni që Mode është vendosur në JTAG.
   f. Zgjidhni pajisjen Intel Agilex dhe klikoni Shto pajisje. Programuesi shfaq
   një bllok diagram i lidhjeve midis pajisjeve në bordin tuaj.
   g. Në rreshtin me .sof tuaj, kontrolloni kutinë për .sof.
   h. Kontrolloni kutinë në kolonën Program/Konfiguro.
   i. Klikoni Start.

1.6. Testimi i F-tjegull 25G Ethernet Intel FPGA IP Dizajni i Hardware Example
Pasi të keni përpiluar modelin e bërthamës së IP të F-pllakës 25G Ethernet Intel FPGA, p.shampdhe konfiguroni atë në pajisjen tuaj Intel Agilex, mund të përdorni panelin e sistemit për të programuar bërthamën IP.
Për të aktivizuar panelin e sistemit dhe për të testuar dizajnin e harduerit p.shample, ndiqni këto hapa:

1. Në softuerin Intel Quartus Prime Pro Edition, zgjidhni Tools ➤ System
   Mjetet e korrigjimit të gabimeve ➤ Paneli i sistemit për të nisur tastierën e sistemit.
2. Në panelin Tcl Console, shkruani cd hwtest për të ndryshuar drejtorinë në / hardware_test_design/hwtest.
3. Shkruani source main.tcl për të hapur një lidhje me JTAG mjeshtër.

Ndiqni procedurën e testimit në seksionin e Testimit të Hardware të dizajnit p.shample dhe vëzhgoni rezultatet e testit në panelin e sistemit.

F-tjegull 25G Ethernet Design Example për pajisjet Intel Agilex

Dizajni F-tjegull 25G Ethernet exampdemonstron një zgjidhje Ethernet për pajisjet Intel Agilex duke përdorur bërthamën IP 25G Ethernet Intel FPGA.
Gjeneroni dizajnin p.shample nga IshampSkeda e dizajnit të redaktuesit të parametrave IP 25G Ethernet Intel FPGA. Ju gjithashtu mund të zgjidhni të gjeneroni dizajnin me ose pa
funksioni Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Veçoritë

• Mbështet kanalin e vetëm Ethernet që funksionon në 25G.
• Gjeneron dizajn p.shample me veçori RS-FEC.
• Ofron testbench dhe skript simulimi.
• Instancon orët e referencës F-Tile dhe Sistemit PLL të Intel FPGA IP bazuar në konfigurimin e IP-së.

2.2. Kërkesat e harduerit dhe softuerit
Intel përdor harduerin dhe softuerin e mëposhtëm për të testuar dizajnin p.shample në një sistem Linux:

• Softueri Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsys* VCS dhe simulatori Cadence Xcelium.
• Kompleti i Zhvillimit i Transceiver-SoC i serisë Intel Agilex I (AGIB027R31B1E2VRO) për testimin e harduerit.

2.3. Përshkrimi funksional
Dizajni F-tjegull 25G Ethernet example përbëhet nga varianti kryesor MAC+PCS+PMA. Diagramet e mëposhtme të bllokut tregojnë komponentët e projektimit dhe sinjalet e nivelit të lartë të variantit kryesor MAC+PCS+PMA në modelin F-tile 25G Ethernet example.
Figura 5. Diagrami i bllokut—Dizajni i Ethernetit 25G me pllaka F-p.shample (Varianti kryesor MAC+PCS+PMA)

2.3.1. Komponentët e Dizajnit
Tabela 4. Komponentët e Dizajnit

Komponenti	Përshkrimi
F-tjegull 25G Ethernet Intel FPGA IP	Përbëhet nga MAC, PCS dhe Transceiver PHY, me konfigurimin e mëposhtëm: • Varianti kryesor: MAC+PCS+PMA • Aktivizo kontrollin e rrjedhës: Fakultative • Aktivizo gjenerimin e gabimeve të lidhjes: Fakultative • Aktivizo kalimin e preambulës: Fakultative • Aktivizo mbledhjen e statistikave: Fakultative • Aktivizo numëruesit e statistikave MAC: Fakultative • Frekuenca e orës së referencës: 156.25 Për dizajnin p.shampme veçorinë RS-FEC, parametri shtesë i mëposhtëm është konfiguruar: • Aktivizo RS-FEC: Fakultative
Referenca F-Tile dhe Orët e Sistemit PLL Intel FPGA IP	Cilësimet e redaktuesit të parametrave IP të referencës F-Tile dhe orëve të sistemit PLL të Intel FPGA përputhen me kërkesat e IP-së F-tjegull 25G Ethernet Intel FPGA. Nëse gjeneroni dizajnin p.shampduke përdorur Gjeneroni Example Dizajni butonin në redaktuesin e parametrave IP, IP instancohet automatikisht. Nëse krijoni dizajnin tuaj, ishampLe, duhet të instantoni manualisht këtë IP dhe të lidhni të gjitha portat I/O. Për informacion në lidhje me këtë IP, referojuni F-Tile Architecture dhe PMA dhe FEC Direct PHY IP.
Logjika e klientit	Përbëhet nga: • Gjenerator trafiku, i cili gjeneron pako të shpërthyera në bërthamën IP 25G Ethernet Intel FPGA për transmetim. • Monitorimi i trafikut, i cili monitoron paketat e shpërthyera që vijnë nga bërthama IP 25G Ethernet Intel FPGA.
Burimi dhe Sonda	Sinjalet e burimit dhe të sondës, duke përfshirë sinjalin hyrës të rivendosjes së sistemit, të cilin mund ta përdorni për korrigjimin e gabimeve.

Informacione të Përafërta
F-Tile Architecture dhe PMA dhe FEC Direct PHY IP

Simulimi

Tabela e testimit dërgon trafikun përmes bërthamës IP, duke ushtruar anën e transmetimit dhe atë të marrës të bërthamës IP.
2.4.1. Stol provë
Figura 6. Diagrami bllokues i F-tjegull 25G Ethernet Intel FPGA IP Design Example Simulimi Testbanch

Tabela 5. Përbërësit e panelit të testimit

Komponenti	Përshkrimi
Pajisja në provë (DUT)	Bërthama IP 25G Ethernet Intel FPGA.
Gjenerator i paketave Ethernet dhe monitor i paketave	• Gjeneratori i paketave gjeneron korniza dhe transmeton në DUT. • Packet Monitor monitoron shtigjet e të dhënave TX dhe RX dhe shfaq kornizat në konsolën e simulatorit.
Referenca F-Tile dhe Orët e Sistemit PLL Intel FPGA IP	Gjeneron orët e referencës së transmetuesit dhe sistemit PLL.

2.4.2. Projektimi i simulimit P.shample Komponentët
Tabela 6. F-tjegull 25G Ethernet Design Example Testbench File Përshkrimet

File Emri	Përshkrimi
Tabela e testimit dhe simulimi Files
themelore_avl_tb_top.v	Tavolinë testimi të nivelit të lartë file. Paneli i testimit instancon DUT, kryen konfigurimin e hartës së kujtesës Avalon® në komponentët e dizajnit dhe logjikën e klientit, dhe dërgon dhe merr paketën në ose nga IP 25G Ethernet Intel FPGA.
Skriptet Testbench
vazhdoi…

File Emri	Përshkrimi
run_vsim.bëj	Skripti ModelSim për të ekzekutuar panelin e testimit.
run_vcs.sh	Skripti Synopsys VCS për të ekzekutuar panelin e testimit.
run_xcelium.sh	Skripti Cadence Xcelium për të ekzekutuar panelin e testimit.

2.4.3. Rast Test
Rasti i testit të simulimit kryen veprimet e mëposhtme:

1. Instancon F-tile 25G Ethernet Intel FPGA IP dhe F-Tile Referenca dhe Sistemi PLL Orët Intel FPGA IP.
2. Pret që ora RX dhe sinjali i statusit PHY të rregullohen.
3. Printon statusin PHY.
4. Dërgon dhe merr 10 të dhëna të vlefshme.
5. Analizon rezultatet. Paneli i suksesshëm i testimit shfaq "Testbench i përfunduar.".

Në vijim sampdalja le ilustron një test të suksesshëm të simulimit:

Përpilimi

Ndiqni procedurën në Përpilimin dhe Konfigurimin e Dizajnit Example në Hardware për të përpiluar dhe konfiguruar dizajnin p.shample në harduerin e përzgjedhur.
Ju mund të vlerësoni përdorimin e burimeve dhe Fmax duke përdorur modelin vetëm për përpilim p.shample. Ju mund ta përpiloni dizajnin tuaj duke përdorur komandën Start Compilation në
Menyja e përpunimit në softuerin Intel Quartus Prime Pro Edition. Një përmbledhje e suksesshme gjeneron përmbledhjen e raportit të përpilimit.
Për më shumë informacion, referojuni Përpilimit të Dizajnit në Udhëzuesin e Përdoruesit të Intel Quartus Prime Pro Edition.
Informacione të Përafërta

• Përpilimi dhe konfigurimi i Dizajnit Exampnë Hardware në faqen 7
• Udhëzuesi i përdorimit të përpilimit të dizajnit në Intel Quartus Prime Pro Edition

2.6. Testimi i harduerit
Në dizajnin e harduerit p.shampLe, mund të programoni bërthamën IP në modalitetin e brendshëm të kthimit serial dhe të gjeneroni trafik në anën e transmetimit që kthehet në anën e marrës.
Ndiqni procedurën në lidhjen e dhënë të informacionit përkatës për të testuar modelin p.shample në harduerin e përzgjedhur.
Informacione të Përafërta
Testimi i F-tjegull 25G Ethernet Intel FPGA IP Dizajni i Hardware Exampnë faqen 8
2.6.1. Procedura e provës
Ndiqni këto hapa për të testuar dizajnin p.shampnë harduer:

1. Përpara se të kryeni testimin e harduerit për këtë dizajn p.shample, duhet të rivendosni sistemin:
   a. Klikoni Tools ➤ In-System Sources & Probes Editor mjet për burimin e paracaktuar dhe GUI-në e hetimit.
   b. Ndryshoni sinjalin e rivendosjes së sistemit (Burimi[3:0]) nga 7 në 8 për të aplikuar rivendosjet dhe kthejeni sinjalin e rivendosjes së sistemit në 7 për ta çliruar sistemin nga gjendja e rivendosjes.
   c. Monitoroni sinjalet e sondës dhe sigurohuni që statusi është i vlefshëm.
2. Në tastierën e sistemit, lundroni te dosja hwtest dhe ekzekutoni komandën: source main.tcl për të zgjedhur një JTAG mjeshtër. Si parazgjedhje, i pari JTAG mjeshtër në JTAG është zgjedhur zinxhiri. Për të zgjedhur JTAG master për pajisjet Intel Agilex, ekzekutoni këtë komandë: set_jtag <number of appropriate JTAG mjeshtër>. p.shample: vendos_jtag 1.
3. Ekzekutoni komandat e mëposhtme në tastierën e sistemit për të filluar testin e rikthimit serial:

Tabela 7. Parametrat e komandës

Parametri	Përshkrimi	Example Përdorimi
statusi_chkphy	Shfaq frekuencat e orës dhe statusin e kyçjes PHY.	% chkphy_status 0 # Kontrollo statusin e lidhjes 0
chkmac_stats	Shfaq vlerat në numëruesit e statistikave MAC.	% chkmac_stats 0 # Kontrollon numëruesin e statistikave të mac të lidhjes 0
qartë_të gjitha statistikat	Pastron numëruesit kryesorë të statistikave IP.	% clear_all_stats 0 # Pastro numëruesin e statistikave të lidhjes 0
fillimi_gjen	Nis gjeneratorin e paketave.	% start_gen 0 # Filloni gjenerimin e paketave në lidhjen 0
stop_gen	Ndalon gjeneratorin e paketave.	% stop_gen 0 # Ndalo gjenerimin e paketave në lidhjen 0
loop_on	Aktivizon rikthimin e brendshëm serial.	% loop_on 0 # Aktivizo rikthimin e brendshëm në lidhjen 0
loop_off	Çaktivizon rikthimin e brendshëm serial.	% loop_off 0 # Çaktivizo rikthimin e brendshëm në lidhjen 0
reg_lexo	Kthen vlerën e regjistrit bazë IP në .	% reg_read 0x402 # Lexo regjistrimin e IP CSR në adresën 402 të lidhjes 0
reg_shkruaj	shkruan në regjistrin bazë IP në adresë .	% reg_write 0x401 0x1 # Shkruani 0x1 në IP CSR regjistri gërvisht në adresën 401 të lidhjes 0

a. Shkruani loop_on për të aktivizuar modalitetin e brendshëm të kthimit të serisë.
b. Shkruani chkphy_status për të kontrolluar statusin e PHY. Statusi TXCLK, RXCLK dhe RX duhet të ketë të njëjtat vlera të treguara më poshtë për një lidhje të qëndrueshme:

c. Shkruani clear_all_stats për të pastruar regjistrat e statistikave TX dhe RX.
d. Shkruani start_gen për të filluar gjenerimin e paketave.
e. Shkruani stop_gen për të ndaluar gjenerimin e paketave.
f. Shkruani chkmac_stats për të lexuar numëruesit e statistikave TX dhe RX. Sigurohu:
i. Kornizat e paketave të transmetuara përputhen me kornizat e paketave të marra.
ii. Nuk janë marrë korniza gabimesh.
g. Shkruani loop_off për të fikur rikthimin e brendshëm serial.
Figura 7. Sample Test Output-TX dhe RX Statistics Counters

Historia e rishikimit të dokumentit për F-pllakë 25G Ethernet FPGA IP Design ExampUdhëzuesi i Përdoruesit

Versioni i dokumentit	Versioni i Intel Quartus Prime	Versioni IP	Ndryshimet
2022.10.14	22.3	1.0.0	Lëshimi fillestar.

Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.
ISO
9001:2015
I regjistruar

Versioni Online
Dërgo koment
ID: 750200
Versioni: 2022.10.14

Dokumentet / Burimet

intel F-Tile 25G Ethernet FPGA IP Design Example [pdfUdhëzuesi i përdoruesit F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Example, 750200

Referencat

• Manuali i Përdoruesit