FPGA IP
Design Example Korisničko uputstvo
F-Tile 25G Ethernet Intel®
Ažurirano za Intel® Quartus®
Prime Design Suite: 22.3
IP verzija: 1.0.0

Vodič za brzi početak

F-tile 25G Ethernet Intel FPGA IP za Intel Agilex™ uređaje pruža mogućnost generiranja dizajna examples za odabrane konfiguracije.
Slika 1. Dizajn prample Usage

Struktura imenika

Slika 2. 25G Ethernet Intel FPGA IP dizajn Example Struktura imenika

• Simulacija files (testna ploča samo za simulaciju) se nalaze uample_dir>/example_testbench.
• Dizajn samo za kompilaciju example se nalazi uample_dir>/ compilation_test_design.
• Konfiguracija i testiranje hardvera files (dizajn nprample u hardveru) nalaze se uample_dir>/hardware_test_design.

Tabela 1. Imenik i File Opisi

File Imena	Opis
eth_ex_25g.qpf	Intel Quartus® Prime projekat file.
eth_ex_25g.qsf	Postavke projekta Intel Quartus Prime file.
eth_ex_25g.sdc	Synopsys Design Constraints file. Ovo možete kopirati i modificirati file za vlastiti dizajn 25GbE Intel FPGA IP jezgra.
eth_ex_25g.v	Vrhunski Verilog HDL dizajn example file. Jednokanalni dizajn koristi Verilog file.
uobičajeno/	Dizajn hardvera prample support files.
hwtest/main.tcl	Main file za pristup sistemskoj konzoli.

Generiranje Design Example

Slika 4. Example Design Tab u F-tile 25G Ethernet Intel FPGA IP Parameter Editor

Slijedite ove korake za generiranje hardverskog dizajna nprample i testbench:

1. U Intel Quartus Prime Pro izdanju kliknite File ➤ Čarobnjak za novi projekt za kreiranje novog Quartus Prime projekta, ili File ➤ Otvori projekat da otvorite postojeći Quartus Prime projekat. Čarobnjak od vas traži da navedete uređaj.
2. U IP katalogu pronađite i odaberite 25G Ethernet Intel FPGA IP za Agilex. Pojavljuje se prozor Nova varijacija IP adrese.
3. Odredite naziv najvišeg nivoa za vašu varijaciju IP-a i kliknite na OK. Uređivač parametara dodaje .ip najvišeg nivoa file na trenutni projekat automatski. Ako se od vas zatraži da ručno dodate .ip file za projekt, kliknite Projekt ➤ Dodaj/ukloni Files u Project da biste dodali file.
4. U softveru Intel Quartus Prime Pro Edition morate odabrati određeni Intel Agilex uređaj u polju Uređaj ili zadržati podrazumevani uređaj koji predlaže softver Intel Quartus Prime.
   Napomena: Dizajn hardvera prample prepisuje izbor sa uređajem na ciljnoj ploči. Ciljnu ploču određujete iz menija dizajna nprample opcije u Example Dizajn kartica.
5. Kliknite OK. Pojavljuje se uređivač parametara.
6. Na kartici IP navedite parametre za varijaciju vaše IP jezgre.
7. Na Example Dizajn kartica, nprample Design Files, odaberite opciju Simulation za generiranje testne ploče i odaberite opciju Synthesis za generiranje hardverskog dizajna npr.ample. Samo Verilog HDL files se generiraju.
   Napomena: Funkcionalno VHDL IP jezgro nije dostupno. Odredite samo Verilog HDL za dizajn vašeg IP jezgra nprample.
8. Za Target Development Kit, odaberite Agilex I-series Transceiver-SoC Dev Kit
9. Kliknite na Generate Example Design dugme. Odaberite ExampPojavljuje se prozor Direktorij dizajna.
10. Ako želite izmijeniti dizajn nprample staza ili ime direktorija iz zadanih prikazanih vrijednosti (alt_e25_f_0_example_design), idite na novu putanju i upišite novi dizajn nprampime direktorija (ample_dir>).
11. Kliknite OK.

1.2.1. Dizajn prample Parameters
Tabela 2. Parametri u Example Dizajn Tab

Parametar	Opis
Example Design	Dostupan example dizajni za postavke IP parametara. Samo jednokanalni nprample dizajn je podržan za ovaj IP.
Example Design Files	The files generirati za različite razvojne faze. • Simulacija—generira neophodno files za simulaciju prampdizajn. • Sinteza—generira sintezu files. Koristite ove files za kompajliranje dizajna u softveru Intel Quartus Prime Pro Edition za testiranje hardvera i izvođenje statičke analize vremena.
Generiraj File Format	Format RTL-a files za simulaciju—Verilog.
Odaberite Ploča	Podržani hardver za implementaciju dizajna. Kada odaberete Intel FPGA razvojnu ploču, koristite uređaj AGIB027R31B1E2VRO kao ciljni uređaj za dizajn npr.ample generacija. Agilex I-series Transceiver-SoC Dev Kit: Ova opcija vam omogućava da testirate dizajn npr.ample na odabranom Intel FPGA IP razvojnom kompletu. Ova opcija automatski bira ciljni uređaj AGIB027R31B1E2VRO. Ako vaša revizija ploče ima drugačiju klasu uređaja, možete promijeniti ciljni uređaj. ništa: Ova opcija isključuje hardverske aspekte za dizajn nprample.

1.3. Generiranje pločice Files

Generacija logike podrške je korak prije sinteze koji se koristi za generiranje pločica files potrebno za simulaciju i dizajn hardvera. Generacija pločica je potrebna za sve
Simulacije dizajna zasnovane na F pločicama. Morate završiti ovaj korak prije simulacije.

1. Na komandnoj liniji idite do fascikle compilation_test_design u vašem example design: cd /compilation_test_design.
2. Pokrenite sljedeću naredbu: quartus_tlg alt_eth_25g

1.4. Simulacija F-tile 25G Ethernet Intel FPGA IP dizajna 
Example Testbench
Možete kompajlirati i simulirati dizajn pokretanjem skripte za simulaciju iz komandne linije.

1. Na komandnoj liniji, promijenite testbench koji simulira radni direktorij: cdample_dir>/ex_25g/sim.
2. Pokrenite simulaciju IP podešavanja:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabela 3. Koraci za simulaciju Testbench-a

Simulator	Uputstva
VCS*	U komandnoj liniji upišite sh run_vcs.sh
QuestaSim*	U komandnoj liniji otkucajte vsim -do run_vsim.do -logfile vsim.log Ako više volite da simulirate bez pokretanja QuestaSim GUI, upišite vsim -c -do run_vsim.do -logfile vsim.log
Kadenca -Xcelium*	U komandnoj liniji upišite sh run_xcelium.sh

Uspješna simulacija završava sljedećom porukom:
Simulacija je prošla. ili Testbench je završen.
Nakon uspješnog završetka, možete analizirati rezultate.
1.5. Kompajliranje i konfigurisanje dizajna prample u Hardveru
25G Ethernet Intel FPGA IP uređivač parametara vam omogućava da kompajlirate i konfigurišete dizajn npr.ample na kompletu za razvoj cilja.

Za kompajliranje i konfiguraciju dizajna nprampna hardveru, slijedite ove korake:

1. Pokrenite softver Intel Quartus Prime Pro Edition i izaberite Processing ➤ Start Compilation da kompajlirate dizajn.
2. Nakon što generišete SRAM objekat file .sof, slijedite ove korake da programirate dizajn hardvera nprample na Intel Agilex uređaju:
   a. U meniju Alati kliknite na Programer.
   b. U programatoru kliknite na Podešavanje hardvera.
   c. Odaberite uređaj za programiranje.
   d. Odaberite i dodajte Intel Agilex ploču u svoju sesiju Intel Quartus Prime Pro Edition.
   e. Uvjerite se da je Mode postavljen na JTAG.
   f. Odaberite Intel Agilex uređaj i kliknite na Dodaj uređaj. Prikazuje se programator
   blok dijagram veza između uređaja na vašoj ploči.
   g. U redu sa vašim .sof označite polje za .sof.
   h. Označite polje u koloni Program/Konfiguriraj.
   i. Kliknite na Start.

1.6. Testiranje F-tile 25G Ethernet Intel FPGA IP hardverskog dizajna Example
Nakon što kompajlirate F-tile 25G Ethernet Intel FPGA IP jezgro dizajn prampi konfigurišite ga na svom Intel Agilex uređaju, možete koristiti sistemsku konzolu da programirate IP jezgro.
Da biste uključili sistemsku konzolu i testirali dizajn hardvera, nprampslijedite ove korake:

1. U softveru Intel Quartus Prime Pro Edition izaberite Tools ➤ System
   Alati za otklanjanje grešaka ➤ Sistemska konzola za pokretanje sistemske konzole.
2. U oknu Tcl konzole otkucajte cd hwtest da promijenite direktorij u / hardware_test_design/hwtest.
3. Otkucajte source main.tcl da otvorite vezu sa JTAG majstor.

Slijedite proceduru testiranja u odjeljku Testiranje hardvera u dizajnu nprample i posmatrajte rezultate testa u sistemskoj konzoli.

F-tile 25G Ethernet dizajn Example za Intel Agilex uređaje

F-tile 25G Ethernet dizajn example demonstrira Ethernet rješenje za Intel Agilex uređaje koji koriste 25G Ethernet Intel FPGA IP jezgro.
Generirajte dizajn nprample iz Example Kartica Dizajn 25G Ethernet Intel FPGA IP uređivača parametara. Također možete odabrati generiranje dizajna sa ili bez
karakteristika Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Karakteristike

• Podržava jedan Ethernet kanal koji radi na 25G.
• Generiše dizajn example sa RS-FEC funkcijom.
• Pruža testbench i skriptu za simulaciju.
• Instancira F-Tile referentne i sistemske PLL satove Intel FPGA IP na osnovu IP konfiguracije.

2.2. Hardverski i softverski zahtjevi
Intel koristi sljedeći hardver i softver za testiranje dizajna nprample u Linux sistemu:

• Intel Quartus Prime Pro Edition softver.
• Siemens* EDA QuestaSim, Synopsys* VCS i Cadence Xcelium simulator.
• Intel Agilex I-series Transceiver-SoC razvojni komplet (AGIB027R31B1E2VRO) za testiranje hardvera.

2.3. Funkcionalni opis
F-tile 25G Ethernet dizajn example se sastoji od MAC+PCS+PMA varijante jezgra. Sljedeći blok dijagrami prikazuju komponente dizajna i signale najviše razine MAC+PCS+PMA varijante jezgre u F-tile 25G Ethernet dizajnu example.
Slika 5. Blok dijagram—F-pločica 25G Ethernet dizajn prample (MAC+PCS+PMA Core Variant)

2.3.1. Komponente dizajna
Tabela 4. Komponente dizajna

Komponenta	Opis
F-tile 25G Ethernet Intel FPGA IP	Sastoji se od MAC-a, PCS-a i Transceiver PHY, sa sljedećom konfiguracijom: • Core Variant: MAC+PCS+PMA • Omogući kontrolu protoka: Opciono • Omogućite generiranje greške veze: Opciono • Omogući prolaz preambule: Opciono • Omogućite prikupljanje statistike: Opciono • Omogućite brojače MAC statistike: Opciono • Referentna frekvencija takta: 156.25 Za dizajn nprampako sa RS-FEC karakteristikom, konfiguriše se sljedeći dodatni parametar: • Omogućite RS-FEC: Opciono
F-Tile referentni i sistemski PLL satovi Intel FPGA IP	F-Tile referentni i sistemski PLL satovi Intel FPGA IP podešavanja uređivača parametara usklađeni su sa zahtjevima F-tile 25G Ethernet Intel FPGA IP. Ako generišete dizajn nprample koristeći Generate Example Design dugme u uređivaču IP parametara, IP se instancira automatski. Ako kreirate vlastiti dizajn exampda, morate ručno instancirati ovu IP adresu i povezati sve I/O portove. Za informacije o ovoj IP adresi, pogledajte F-Tile arhitektura i PMA i FEC Direct PHY IP korisnički priručnik.
Logika klijenta	Sastoji se od: • Generator saobraćaja, koji generiše burst pakete do 25G Ethernet Intel FPGA IP jezgra za prenos. • Monitor saobraćaja, koji prati rafal pakete koji dolaze iz 25G Ethernet Intel FPGA IP jezgra.
Izvor i sonda	Izvorni signali i signali sonde, uključujući ulazni signal za resetovanje sistema, koji možete koristiti za otklanjanje grešaka.

Povezane informacije
F-Tile arhitektura i PMA i FEC Direct PHY IP korisnički priručnik

Simulacija

Testbench šalje saobraćaj kroz IP jezgro, vežbajući stranu za prenos i prijem na IP jezgru.
2.4.1. Testbench
Slika 6. Blok dijagram F-pločice 25G Ethernet Intel FPGA IP dizajn Example Simulation Testbench

Tabela 5. Komponente testnog stola

Komponenta	Opis
Uređaj na testiranju (DUT)	25G Ethernet Intel FPGA IP jezgro.
Generator Ethernet paketa i Monitor paketa	• Generator paketa generiše okvire i prenosi na DUT. • Monitoring paketa prati TX i RX putanje podataka i prikazuje okvire u konzoli simulatora.
F-Tile referentni i sistemski PLL satovi Intel FPGA IP	Generiše primopredajne i sistemske PLL referentne taktove.

2.4.2. Simulation Design Example Components
Tabela 6. F-tile 25G Ethernet dizajn prample Testbench File Opisi

File Ime	Opis
Testbench i simulacija Files
basic_avl_tb_top.v	Testbench najvišeg nivoa file. Testbench instancira DUT, izvodi Avalon® memorijsko mapiranu konfiguraciju na komponentama dizajna i logici klijenta, te šalje i prima pakete na ili sa 25G Ethernet Intel FPGA IP.
Testbench skripte
nastavak…

File Ime	Opis
run_vsim.do	ModelSim skripta za pokretanje testbench-a.
run_vcs.sh	Synopsys VCS skripta za pokretanje testbench-a.
run_xcelium.sh	Cadence Xcelium skripta za pokretanje testbench-a.

2.4.3. Test Case
Simulacijski testni slučaj izvodi sljedeće radnje:

1. Instancira F-tile 25G Ethernet Intel FPGA IP i F-Tile referentne i sistemske PLL satove Intel FPGA IP.
2. Čeka da se smire RX sat i PHY statusni signal.
3. Štampa PHY status.
4. Šalje i prima 10 važećih podataka.
5. Analizira rezultate. Uspješno testbench prikazuje “Testbench complete.”.

Sljedeće sample output ilustruje uspješnu probnu simulaciju:

Kompilacija

Slijedite proceduru u Kompajliranje i konfiguriranje dizajna nprample u Hardveru za kompajliranje i konfiguraciju dizajna nprample u odabranom hardveru.
Možete procijeniti korištenje resursa i Fmax koristeći dizajn samo za kompilaciju nprample. Možete sastaviti svoj dizajn koristeći naredbu Start Compilation na
Meni za obradu u softveru Intel Quartus Prime Pro Edition. Uspješna kompilacija generiše sažetak izvještaja o kompilaciji.
Za više informacija pogledajte Kompilaciju dizajna u korisničkom vodiču za Intel Quartus Prime Pro Edition.
Povezane informacije

• Kompajliranje i konfigurisanje dizajna prample u Hardver na stranici 7
• Kompilacija dizajna u korisničkom vodiču za Intel Quartus Prime Pro Edition

2.6. Testiranje hardvera
U dizajnu hardvera nprampDakle, možete programirati IP jezgro u internom serijskom režimu povratne petlje i generirati promet na strani odašiljanja koja se vraća u petlju kroz prijemnu stranu.
Slijedite proceduru na priloženoj vezi sa informacijama kako biste testirali dizajn nprample u odabranom hardveru.
Povezane informacije
Testiranje F-tile 25G Ethernet Intel FPGA IP hardverskog dizajna Example na stranici 8
2.6.1. Procedura testiranja
Slijedite ove korake da biste testirali dizajn nprample u hardveru:

1. Prije nego što pokrenete testiranje hardvera za ovaj dizajn nprample, morate resetovati sistem:
   a. Kliknite na Tools ➤ In-System Sources & Probes Editor alat za default Source and Probe GUI.
   b. Prebacite signal za resetovanje sistema (Izvor[3:0]) sa 7 na 8 da primenite resetovanje i vratite signal za resetovanje sistema na 7 da biste sistem oslobodili iz stanja resetovanja.
   c. Pratite signale sonde i uvjerite se da je status valjan.
2. U sistemskoj konzoli idite do foldera hwtest i pokrenite naredbu: source main.tcl da odaberete JTAG majstor. Podrazumevano, prvi JTAG majstor na JTAG lanac je odabran. Da biste odabrali JTAG master za Intel Agilex uređaje, pokrenite ovu naredbu: set_jtag <number of appropriate JTAG master>. Prample: set_jtag 1.
3. Pokrenite sljedeće naredbe na sistemskoj konzoli da pokrenete test serijske petlje:

Tablica 7. Parametri naredbe

Parametar	Opis	Example Usage
chkphy_status	Prikazuje frekvencije sata i status PHY zaključavanja.	% chkphy_status 0 # Provjerite status veze 0
chkmac_stats	Prikazuje vrijednosti u brojačima MAC statistike.	% chkmac_stats 0 # Provjerava brojač mac statistike linka 0
clear_all_stats	Briše brojače statistike IP jezgra.	% clear_all_stats 0 # Briše brojač statistike veze 0
start_gen	Pokreće generator paketa.	% start_gen 0 # Započni generiranje paketa na linku 0
stop_gen	Zaustavlja generator paketa.	% stop_gen 0 # Zaustavi generisanje paketa na linku 0
loop_on	Uključuje internu serijsku petlju.	% loop_on 0 # Uključi internu povratnu petlju na linku 0
loop_off	Isključuje internu serijsku petlju.	% loop_off 0 # Isključuje internu povratnu petlju na linku 0
reg_read	Vraća vrijednost registra IP jezgre na .	% reg_read 0x402 # Čitanje IP CSR registra na adresi 402 veze 0
reg_write	Piše u registar IP jezgra na adresi .	% reg_write 0x401 0x1 # Upišite 0x1 u IP CSR registar na adresi 401 linka 0

a. Upišite loop_on da uključite interni serijski režim povratne petlje.
b. Upišite chkphy_status da provjerite status PHY. Status TXCLK, RXCLK i RX bi trebao imati iste vrijednosti prikazane u nastavku za stabilnu vezu:

c. Unesite clear_all_stats da obrišete registre TX i RX statistike.
d. Unesite start_gen za početak generiranja paketa.
e. Unesite stop_gen da zaustavi generisanje paketa.
f. Upišite chkmac_stats za čitanje brojača TX i RX statistike. Budi siguran da:
i. Preneseni okviri paketa odgovaraju primljenim okvirima paketa.
ii. Nisu primljeni okviri greške.
g. Upišite loop_off da isključite internu serijsku petlju.
Slika 7. Sample Test Output— TX i RX statistički brojači

Istorija revizije dokumenta za F-tile 25G Ethernet FPGA IP dizajn Example Korisničko uputstvo

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2022.10.14	22.3	1.0.0	Prvo izdanje.

Intel Corporation. Sva prava zadržana. Intel, Intel logo i druge Intel oznake su zaštitni znaci Intel Corporation ili njenih podružnica. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.
ISO
9001:2015
Registrovan

Online verzija
Pošalji povratne informacije
ID: 750200
Verzija: 2022.10.14

Dokumenti / Resursi

intel F-Tile 25G Ethernet FPGA IP dizajn Example [pdf] Korisnički priručnik F-Tile 25G Ethernet FPGA IP dizajn Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Example, 750200

Reference

• Uputstvo za upotrebu