DisplayPort Agilex F-Tile FPGA IP Design Example
İstifadəçi təlimatı
Intel® Quartus® Prime Design Suite üçün yeniləndi: 21.4
IP Versiyası: 21.0.0

DisplayPort Intel FPGA IP Design ExampTez Başlanğıc Bələdçisi

DisplayPort Intel® FPGA IP dizaynı örnampIntel Agilex™ F-kafel cihazları üçün les simulyasiya edən test masası və kompilyasiya və aparat testini dəstəkləyən aparat dizaynına malikdir.
DisplayPort Intel FPGA IP aşağıdakı dizaynı təklif ediramples:

• Statik sürətdə Pixel Clock Recovery (PCR) modulu olmadan DisplayPort SST paralel geri dönmə

Bir dizayn yaratdığınız zaman example, parametr redaktoru avtomatik olaraq yaradır fileTəchizatda dizaynı simulyasiya etmək, tərtib etmək və sınaqdan keçirmək üçün lazımdır.
Qeyd: Intel Quartus® Prime 21.4 proqram versiyası yalnız Preliminary Design Ex-i dəstəkləyirampSimulyasiya, Sintez, Kompilyasiya və Zamanlama təhlili məqsədləri üçün. Avadanlıq funksionallığı tam yoxlanılmayıb.
Şəkil 1. İnkişaf Stages

Əlaqədar Məlumat

• DisplayPort Intel FPGA IP İstifadəçi Təlimatı
• Intel Quartus Prime Pro Edition-a köçür

1.1. Kataloq strukturu
Şəkil 2. Kataloqun strukturu

Cədvəl 1. Dizayn Example Komponentlər

Qovluqlar	Files
rtl/core	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX tikinti bloku)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX tikinti bloku)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Aparat və Proqram Tələbləri
Intel dizaynı sınaqdan keçirmək üçün aşağıdakı aparat və proqram təminatından istifadə edirample:
Aparat

• Intel Agilex I-Series İnkişaf Kiti

Proqram təminatı

• Intel Quartus Prime
• Synopsys* VCL Simulator

1.3. Dizaynın yaradılması
Dizaynı yaratmaq üçün Intel Quartus Prime proqramında DisplayPort Intel FPGA IP parametr redaktorundan istifadə edinample.
Şəkil 3. Dizayn axınının yaradılması

1. Alətlər ➤ IP Kataloq seçin və hədəf cihaz ailəsi kimi Intel Agilex F-kafel seçin.
   Qeyd: Dizayn keçmişample yalnız Intel Agilex F-kafel cihazlarını dəstəkləyir.
2. IP Kataloqda DisplayPort Intel FPGA IP-ni tapın və iki dəfə klikləyin. Yeni IP Variasiyası pəncərəsi görünür.
3. Fərdi IP variasiyanız üçün yüksək səviyyəli ad təyin edin. Parametr redaktoru IP variasiya parametrlərini a-da saxlayır file adlı .ip.
4. Siz Qurğu sahəsində xüsusi Intel Agilex F-kafel cihazını seçə və ya standart Intel Quartus Prime proqram cihazı seçimini saxlaya bilərsiniz.
5. OK düyməsini basın. Parametr redaktoru görünür.
6. İstədiyiniz parametrləri həm TX, həm də RX üçün konfiqurasiya edin
7. Dizaynda Exampsekmesinde, PCR olmadan DisplayPort SST Paralel Döngə seçin.
8. Test masasını yaratmaq üçün Simulyasiya seçin və hardware dizaynını yaratmaq üçün Sintez seçinample. Eski dizaynı yaratmaq üçün bu seçimlərdən ən azı birini seçməlisinizample files. Hər ikisini seçsəniz, generasiya müddəti daha uzun olar.
9. Klikləyin Ex Yaratample Dizayn.

1.4. Dizaynın simulyasiyası
DisplayPort Intel FPGA IP dizaynı keçmişample testbench bir TX nümunəsindən RX nümunəsinə serial geri dönmə dizaynını simulyasiya edir. Daxili video nümunəsi generator modulu DisplayPort TX nümunəsini idarə edir və RX instansiyasının video çıxışı testbenchdəki CRC damalarına qoşulur.
Şəkil 4. Dizayn Simulyasiya axını

1. Synopsys simulator qovluğuna gedin və VCS seçin.
2. Simulyasiya skriptini işə salın.
   Mənbə vcs_sim.sh
3. Skript Quartus TLG-ni yerinə yetirir, simulyatorda test bençini tərtib edir və işə salır.
4. Nəticəni təhlil edin.
   Uğurlu simulyasiya Mənbə və Sink SRC müqayisəsi ilə başa çatır.

1.5. Dizaynın Tərtib edilməsi və Simulyasiyası
Şəkil 5. Dizaynın tərtibi və simulyasiyası

Aparatda nümayiş testini tərtib etmək və işə salmaq üçün, exampdizayn üçün bu addımları izləyin:

1. hardware example dizayn generasiyası tamamlandı.
2. Intel Quartus Prime Pro Edition proqramını işə salın və açın /quartus/agi_dp_demo.qpf.
3. Emal olunur ➤ Kompilyasiyaya başlayın.
4. Kompilyasiya tamamlanana qədər gözləyin.

Qeyd: Dizayn keçmişample funksional olaraq İlkin Dizaynı yoxlamır Exampbu Quartus buraxılışında aparat haqqında.
Əlaqədar Məlumat
Intel Agilex I-Series FPGA İnkişaf Dəsti İstifadəçi Təlimatı

1.6. DisplayPort Intel FPGA IP Design Example Parametrlər
Cədvəl 2. DisplayPort Intel FPGA IP Design Example Intel Agilex F-kafel Cihazı üçün Parametrlər

Parametr	Dəyər	Təsvir
Mövcud Dizayn Example
Dizayn seçin	• Bəli • DisplayPort SST Paralel PCR olmadan geri dönmə	Məsələn, dizaynı seçinampyaradılacaq. • Heç biri: Dizayn yoxdur, keçmişample cari parametr seçimi üçün mövcuddur • PCR olmadan DisplayPort SST Paralel Döngə: Bu dizayn məsələnampVideo Giriş Şəkil Portunu Aktivləşdir parametrini yandırdığınız zaman Piksel Saat Bərpası (PCR) modulu olmadan DisplayPort sinkindən DisplayPort mənbəyinə paralel geri dönməni nümayiş etdirir.
Dizayn Example Files
Simulyasiya	Yandırıb-söndürmə	Lazım olanı yaratmaq üçün bu seçimi yandırın files simulyasiya test masası üçün.
Sintez	Yandırıb-söndürmə	Lazım olanı yaratmaq üçün bu seçimi yandırın files Intel Quartus Prime tərtibi və aparat dizaynı üçün.
Yaradılmış HDL Format
Yaratmaq File Format	Verilog, VHDL	Yaradılmış dizayn üçün üstünlük verdiyiniz HDL formatını seçin, məsələnample filetəyin edin. Qeyd: Bu seçim yalnız yaradılan yüksək səviyyəli IP üçün formatı müəyyən edir files. Bütün digər files (məsample testbenches və üst səviyyə files hardware nümayişi üçün) Verilog HDL formatındadır.
Hədəf İnkişaf Kiti
Lövhəni seçin	• İnkişaf dəsti yoxdur • Intel Agilex I-Series İnkişaf dəsti	Məqsədli dizayn üçün lövhəni seçin, məsələnample. • İnkişaf Dəsti yoxdur: Bu seçim, keçmiş dizayn üçün bütün aparat aspektlərini istisna edirample. IP nüvəsi bütün pin təyinatlarını virtual pinlərə təyin edir. • Intel Agilex I-Series FPGA İnkişaf Dəsti: Bu seçim avtomatik olaraq layihənin hədəf cihazını bu inkişaf dəstindəki cihaza uyğunlaşdırmaq üçün seçir. Lövhə versiyanızda başqa cihaz variantı varsa, Hədəf Cihazını Dəyişdir parametrindən istifadə edərək hədəf cihazı dəyişə bilərsiniz. IP nüvəsi inkişaf dəstinə uyğun olaraq bütün pin təyinatlarını təyin edir. Qeyd: İlkin dizayn Example bu Quartus buraxılışında aparatda funksional olaraq yoxlanılmayıb. • Xüsusi İnkişaf Dəsti: Bu seçim dizayna imkan verirampIntel FPGA ilə üçüncü tərəfin inkişaf dəstində sınaqdan keçirilməlidir. Sancaq təyinatlarını özünüz təyin etməli ola bilərsiniz.
	Hədəf Cihazı
Hədəf Cihazını dəyişdirin	Yandırıb-söndürmə	Bu seçimi yandırın və inkişaf dəsti üçün üstünlük verilən cihaz variantını seçin.

Paralel Geri Döngü Dizaynı Məsamples

DisplayPort Intel FPGA IP dizaynı keçmişamples statik sürətlə Piksel Saat Bərpası (PCR) modulu olmadan DisplayPort RX instansiyasından DisplayPort TX nümunəsinə paralel geri dönməni nümayiş etdirir.
Cədvəl 3. DisplayPort Intel FPGA IP Design Example Intel Agilex F-kafel Cihazı üçün

Dizayn Example	Təyinat	Data Rate	Kanal rejimi	Geri dönmə növü
PCR olmadan DisplayPort SST paralel geri dönmə	DisplayPort SST	HBR3	Simpleks	PCR olmadan paralel

2.1. Intel Agilex F-kafel DisplayPort SST Paralel Geri Döngü Dizayn Xüsusiyyətləri
SST paralel geri dönmə dizaynı, məsələnamples statik sürətlə Pixel Clock Recovery (PCR) olmadan DisplayPort sinkindən DisplayPort mənbəyinə tək video axınının ötürülməsini nümayiş etdirir.

Şəkil 6. PCR olmadan Intel Agilex F-kafel DisplayPort SST Parallel Loopback

• Bu variantda DisplayPort mənbəsinin TX_SUPPORT_IM_ENABLE parametri işə salınır və video təsvir interfeysindən istifadə edilir.
• DisplayPort yuvası GPU kimi xarici video mənbəyindən video və ya audio axını alır və onu paralel video interfeysinə deşifrə edir.
• DisplayPort sink video çıxışı birbaşa DisplayPort mənbə video interfeysini idarə edir və monitora ötürməzdən əvvəl əsas DisplayPort linkinə kodlaşdırır.
• IOPLL sabit tezlikdə həm DisplayPort yuvasını, həm də mənbə video saatlarını idarə edir.
• DisplayPort sink və mənbənin MAX_LINK_RATE parametri HBR3-ə konfiqurasiya edilibsə və PIXELS_PER_CLOCK Quad-a konfiqurasiya edilibsə, video saat 300Kp8 piksel sürətini (30/1188 = 4 MHz) dəstəkləmək üçün 297 MHz-də işləyir.

2.2. Saat sxemi
Saat sxemi DisplayPort Intel FPGA IP dizaynında saat domenlərini təsvir edir.ample.
Şəkil 7. Intel Agilex F-kafel DisplayPort Transceiver saatlama sxemi

Cədvəl 4. Saatlama sxemi siqnalları

Diaqramda saat	Təsvir
SysPLL refclk	Bu çıxış tezliyi üçün Sistem PLL ilə bölünə bilən istənilən takt tezliyi ola bilən F-kafel Sistemi PLL istinad saatı. Bu dizaynda örnample, system_pll_clk_link və rx/tx refclk_link 150Mhz olan eyni SysPLL refclk-i paylaşır. Bu, müvafiq çıxış portunu DisplayPort Phy Top-a qoşmazdan əvvəl, xüsusi ötürücü istinad saat pinindən Referans və System PLL Clocks IP-nin giriş saat portuna qoşulmuş pulsuz işləyən saat olmalıdır.
system_pll_clk_link	Bütün DisplayPort sürətini dəstəkləmək üçün minimum Sistem PLL çıxış tezliyi 320Mhz-dir. Bu dizayn example 900 Mhz (ən yüksək) çıxış tezliyindən istifadə edir ki, SysPLL refclk 150 Mhz olan rx/tx refclk_link ilə paylaşıla bilsin.
rx_cdr_refclk_link/tx_pll_refclk_link	Bütün DisplayPort məlumat sürətini dəstəkləmək üçün 150 Mhz-ə sabitlənmiş Rx CDR və Tx PLL Link refclk.
rx_ls_clkout/tx gizlidir	DisplayPort IP nüvəsini saatlandırmaq üçün DisplayPort Link Sürət Saatı. Data Rate-ə ekvivalent tezlik paralel məlumat eninə bölün. Example: Tezlik = məlumat sürəti / məlumat eni = 8.1G (HBR3) / 40 bit = 202.5 MHz

2.3. Simulyasiya test masası
Simulyasiya test masası DisplayPort TX seriyalı geri dönməni RX-ə simulyasiya edir.
Şəkil 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Blok Diaqramı

Cədvəl 5. Testbench komponentləri

Komponent	Təsvir
Video Pattern Generator	Bu generator konfiqurasiya edə biləcəyiniz rəng çubuğu nümunələri istehsal edir. Video formatının vaxtını parametrləşdirə bilərsiniz.
Testbench Control	Bu blok simulyasiyanın sınaq ardıcıllığına nəzarət edir və TX nüvəsinə lazımi stimul siqnalları yaradır. Testbench idarəetmə bloku həm də müqayisə etmək üçün həm mənbədən, həm də lavabodan CRC dəyərini oxuyur.
RX Link Sürət Saat Tezlik Yoxlayıcısı	Bu yoxlayıcı RX qəbuledicisinin bərpa edilmiş saat tezliyinin istənilən məlumat sürətinə uyğun olub olmadığını yoxlayır.
TX Link Sürət Saat Tezlik Yoxlayıcısı	Bu yoxlayıcı TX qəbuledicisinin bərpa edilmiş saat tezliyinin istənilən məlumat sürətinə uyğun olub olmadığını yoxlayır.

Simulyasiya test masası aşağıdakı yoxlamaları həyata keçirir:
Cədvəl 6. Testbench yoxlamaları

Test meyarları	Doğrulama
• HBR3 Data Rate-də Link Təlimi • DP Statusun həm TX, həm də RX Link Sürət tezliyini təyin edib-etmədiyini yoxlamaq üçün DPCD registrlərini oxuyun.	TX və RX ötürücüdən Link Sürət saatının tezlik çıxışını ölçmək üçün Tezlik Yoxlayıcısını birləşdirir.
• TX-dən RX-ə video modelini işə salın. • Uyğun olub-olmadığını yoxlamaq üçün həm mənbə, həm də sink üçün CRC-ni yoxlayın	• Video nümunəsini yaratmaq üçün video nümunəsi generatorunu DisplayPort Mənbəsinə qoşur. • Testbench nəzarəti daha sonra DPTX və DPRX registrlərindən həm Mənbə, həm də Sink CRC-ni oxuyur və hər iki CRC dəyərinin eyni olmasını təmin etmək üçün müqayisə edir. Qeyd: CRC-nin hesablanmasını təmin etmək üçün Support CTS test avtomatlaşdırma parametrini aktivləşdirməlisiniz.

DisplayPort Intel üçün Sənədin Təftiş Tarixçəsi

Agilex F-kafel FPGA IP Design Exampİstifadəçi Təlimatı

Sənəd versiyası	Intel Quartus Prime Versiya	IP versiyası	Dəyişikliklər
2021.12.13	21.4	21.0.0	İlkin buraxılış.

Intel Korporasiyası. Bütün hüquqlar qorunur. Intel, Intel loqosu və digər Intel markaları Intel Korporasiyasının və ya onun törəmə şirkətlərinin ticarət nişanlarıdır. Intel FPGA və yarımkeçirici məhsullarının Intel-in standart zəmanətinə uyğun olaraq cari spesifikasiyalara uyğun işləməsinə zəmanət verir, lakin istənilən vaxt xəbərdarlıq etmədən istənilən məhsul və xidmətlərə dəyişiklik etmək hüququnu özündə saxlayır. Intel tərəfindən yazılı şəkildə açıq şəkildə razılaşdırıldığı hallar istisna olmaqla, Intel burada təsvir edilən hər hansı məlumat, məhsul və ya xidmətin tətbiqi və ya istifadəsindən irəli gələn heç bir məsuliyyət və ya öhdəlik götürmür. Intel müştərilərinə hər hansı dərc edilmiş məlumata etibar etməzdən və məhsul və ya xidmətlər üçün sifariş verməzdən əvvəl cihazın texniki xüsusiyyətlərinin ən son versiyasını əldə etmələri tövsiyə olunur.
*Başqa adlar və brendlər başqalarının mülkiyyəti kimi iddia oluna bilər.
ISO 9001: 2015 Qeydiyyatdan keçib

Online versiya
Əlaqə göndərin
UG-20347
ID: 709308
Versiya: 2021.12.13

Sənədlər / Resurslar

intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdf] İstifadəçi təlimatı DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP Design Example, IP Dizayn, UG-20347, 709308

İstinadlar

• İstifadəçi təlimatı