การออกแบบ F-Tile DisplayPort FPGA IPample
คู่มือการใช้งาน

การออกแบบ F-Tile DisplayPort FPGA IPample

อัปเดตสำหรับ Intel® Quartus® Prime Design Suite: 22.2 เวอร์ชัน IP: 21.0.1

DisplayPort Intel FPGA IP Design เช่นample คู่มือเริ่มต้นใช้งานฉบับย่อ

อุปกรณ์ DisplayPort Intel® F-tile มีม้านั่งทดสอบจำลองและการออกแบบฮาร์ดแวร์ที่รองรับการคอมไพล์และการทดสอบฮาร์ดแวร์ การออกแบบ FPGA IP เช่นampไฟล์สำหรับ Intel Agilex™
DisplayPort Intel FPGA IP มีการออกแบบดังต่อไปนี้ampเลส:

• การวนกลับแบบขนานของ DisplayPort SST โดยไม่มีโมดูล Pixel Clock Recovery (PCR)
• DisplayPort SST วนกลับแบบขนานพร้อมอินเทอร์เฟซวิดีโอ AXIS

เมื่อคุณสร้างการออกแบบเช่นample ตัวแก้ไขพารามิเตอร์จะสร้างโดยอัตโนมัติ fileจำเป็นในการจำลอง คอมไพล์ และทดสอบการออกแบบในฮาร์ดแวร์
รูปที่ 1 การพัฒนา Stagesข้อมูลที่เกี่ยวข้อง

• คู่มือผู้ใช้ DisplayPort Intel FPGA IP
• การโยกย้ายไปยัง Intel Quartus Prime Pro Edition

อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมาย Intel อื่นๆ เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของผลิตภัณฑ์ FPGA และเซมิคอนดักเตอร์ตามข้อมูลจำเพาะปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบล่วงหน้า Intel ไม่รับผิดชอบหรือรับผิดใดๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใดๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ Intel ตกลงเป็นลายลักษณ์อักษรโดยชัดแจ้ง ขอแนะนำให้ลูกค้าของ Intel ได้รับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่ใดๆ และก่อนที่จะทำการสั่งซื้อผลิตภัณฑ์หรือบริการ
*ชื่อและยี่ห้ออื่น ๆ อาจถูกอ้างสิทธิ์โดยถือเป็นทรัพย์สินของผู้อื่น
ลงทะเบียน ISO 9001: 2015
1.1. โครงสร้างไดเร็กทอรี
รูปที่ 2 โครงสร้างไดเร็กทอรี

ตารางที่ 1. การออกแบบ เช่นampส่วนประกอบ

โฟลเดอร์	Files
rtl/แกน	dp_core.ip
	dp_rx . ไอพี
	dp_tx . ไอพี
rtl/rx_phy	dp_gxb_rx/ ((แบบเอกสารสำเร็จรูป DP PMA UX)
	dp_rx_data_fifo ไอพี
	rx_top_phy . สว
rtl/tx_phy	dp_gxb_rx/ ((แบบเอกสารสำเร็จรูป DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. ข้อกำหนดของฮาร์ดแวร์และซอฟต์แวร์
Intel ใช้ฮาร์ดแวร์และซอฟต์แวร์ต่อไปนี้เพื่อทดสอบการออกแบบ เช่นampเลอ:
ฮาร์ดแวร์

• ชุดพัฒนา Intel Agilex I-Series
• DisplayPort ที่มา GPU
• DisplayPort Sink (จอภาพ)
• การ์ดลูกสาว Bitec DisplayPort FMC Revision 8C
• สายเคเบิลดิสเพลย์พอร์ต

ซอฟต์แวร์

• Intel Quartus® Prime
• เรื่องย่อ* VCS Simulator

1.3. การสร้างการออกแบบ
ใช้ตัวแก้ไขพารามิเตอร์ DisplayPort Intel FPGA IP ในซอฟต์แวร์ Intel Quartus Prime เพื่อสร้างการออกแบบ เช่นampเล.
รูปที่ 3 การสร้างขั้นตอนการออกแบบ

1.  เลือก Tools ➤ IP Catalog และเลือก Intel Agilex F-tile เป็นตระกูลอุปกรณ์เป้าหมาย
   บันทึก: การออกแบบเช่นample รองรับเฉพาะอุปกรณ์ Intel Agilex F-tile
2. ใน IP Catalog ค้นหาและคลิกสองครั้งที่ DisplayPort Intel FPGA IP หน้าต่าง New IP Variation จะปรากฏขึ้น
3. ระบุชื่อระดับบนสุดสำหรับรูปแบบ IP ที่คุณกำหนดเอง ตัวแก้ไขพารามิเตอร์จะบันทึกการตั้งค่าความแปรผันของ IP ใน a file ชื่อ .ip
4. เลือกอุปกรณ์ Intel Agilex F-tile ในฟิลด์ Device หรือคงการเลือกอุปกรณ์ซอฟต์แวร์ Intel Quartus Prime ที่เป็นค่าเริ่มต้นไว้
5. คลิกตกลง ตัวแก้ไขพารามิเตอร์จะปรากฏขึ้น
6. กำหนดค่าพารามิเตอร์ที่ต้องการสำหรับทั้ง TX และ RX
7. ภายใต้การออกแบบ Exampแท็บ le เลือก DisplayPort SST Parallel Loopback ไม่มี PCR
8. เลือกการจำลองเพื่อสร้างชุดทดสอบ และเลือกการสังเคราะห์เพื่อสร้างการออกแบบฮาร์ดแวร์ เช่นampเลอ คุณต้องเลือกตัวเลือกเหล่านี้อย่างน้อยหนึ่งตัวเลือกเพื่อสร้างการออกแบบ เช่นample fileส. หากคุณเลือกทั้งสองอย่าง เวลาในการสร้างจะนานขึ้น
9. สำหรับ Target Development Kit ให้เลือก Intel Agilex I-Series SOC Development Kit สิ่งนี้ทำให้อุปกรณ์เป้าหมายที่เลือกในขั้นตอนที่ 4 เปลี่ยนเพื่อให้ตรงกับอุปกรณ์ในชุดพัฒนา สำหรับ Intel Agilex I-Series SOC Development Kit อุปกรณ์เริ่มต้นคือ AGIB027R31B1E2VR0
10. คลิกสร้าง เช่นampเลอ ดีไซน์.

1.4. จำลองการออกแบบ
การออกแบบ DisplayPort Intel FPGA IP เช่นample testbench จำลองการออกแบบซีเรียลลูปแบ็คจากอินสแตนซ์ TX ไปยังอินสแตนซ์ RX โมดูลตัวสร้างรูปแบบวิดีโอภายในขับเคลื่อนอินสแตนซ์ DisplayPort TX และเอาต์พุตวิดีโออินสแตนซ์ RX เชื่อมต่อกับตัวตรวจสอบ CRC ในเครื่องทดสอบ
รูปที่ 4 โฟลว์การจำลองการออกแบบ

1. ไปที่โฟลเดอร์ Synopsys Simulator แล้วเลือก VCS
2. เรียกใช้สคริปต์จำลอง
   ที่มา vcs_sim.sh
3. สคริปต์ดำเนินการ Quartus TLG คอมไพล์และเรียกใช้ testbench ในโปรแกรมจำลอง
4. วิเคราะห์ผลลัพธ์
   การจำลองที่ประสบความสำเร็จจะจบลงด้วยการเปรียบเทียบ Source and Sink SRC

1.5. รวบรวมและทดสอบการออกแบบ
รูปที่ 5 การรวบรวมและจำลองการออกแบบเพื่อคอมไพล์และรันการทดสอบการสาธิตบนฮาร์ดแวร์example ออกแบบ ทำตามขั้นตอนเหล่านี้:

1. ตรวจสอบให้แน่ใจว่าฮาร์ดแวร์เช่นampการสร้างการออกแบบเลอเสร็จสมบูรณ์
2. เปิดใช้ซอฟต์แวร์ Intel Quartus Prime Pro Edition และเปิด /quartus/agi_dp_demo.qpf.
3. คลิกการประมวลผล ➤ เริ่มการคอมไพล์
4. หลังจากการคอมไพล์สำเร็จ ซอฟต์แวร์ Intel Quartus Prime Pro Edition จะสร้างไฟล์ .sof file ในไดเร็กทอรีที่คุณระบุ
5. เชื่อมต่อตัวเชื่อมต่อ DisplayPort RX บนการ์ดลูกสาว Bitec เข้ากับแหล่งสัญญาณ DisplayPort ภายนอก เช่น การ์ดกราฟิกบนพีซี
6. เชื่อมต่อตัวเชื่อมต่อ DisplayPort TX บนการ์ดลูกสาว Bitec เข้ากับอุปกรณ์ DisplayPort sink เช่น เครื่องวิเคราะห์วิดีโอหรือจอภาพพีซี
7.  ตรวจสอบให้แน่ใจว่าสวิตช์ทั้งหมดบนบอร์ดพัฒนาอยู่ในตำแหน่งเริ่มต้น
8. กำหนดค่าอุปกรณ์ Intel Agilex F-Tile ที่เลือกบนบอร์ดพัฒนาโดยใช้ .sof ที่สร้างขึ้น file (เครื่องมือ ➤ โปรแกรมเมอร์ ).
9. อุปกรณ์ Sink DisplayPort แสดงวิดีโอที่สร้างจากแหล่งวิดีโอ

ข้อมูลที่เกี่ยวข้อง
คู่มือผู้ใช้ชุดพัฒนา Intel Agilex I-Series FPGA/
1.5.1. การฟื้นฟูเอลฟ์ File
โดยค่าเริ่มต้น เอลฟ์ file ถูกสร้างขึ้นเมื่อคุณสร้างการออกแบบแบบไดนามิก เช่นampเล.
อย่างไรก็ตาม ในบางกรณี คุณต้องสร้าง ELF ใหม่ file หากคุณแก้ไขซอฟต์แวร์ file หรือสร้าง dp_core.qsys ใหม่ file. การสร้าง dp_core.qsys ใหม่ file อัปเดต .sopcinfo fileซึ่งคุณจะต้องสร้างเอลฟ์ขึ้นมาใหม่ file.

1. ไปที่ /software และแก้ไขโค้ดหากจำเป็น
2. ไปที่ /script และรันสคริปต์บิลด์ต่อไปนี้: source build_sw.sh
   • บน Windows ให้ค้นหาและเปิด Nios II Command Shell ใน Nios II Command Shell ให้ไปที่ /script และรันซอร์ส build_sw.sh
   บันทึก: ในการรันสคริปต์บิลด์บน Windows 10 ระบบของคุณต้องการ Windows Subsystems for Linux (WSL) สำหรับข้อมูลเพิ่มเติมเกี่ยวกับขั้นตอนการติดตั้ง WSL โปรดดูที่ Nios II Software Developer Handbook
   • บน Linux เปิด Platform Designer และเปิด Tools ➤ Nios II Command Shell ใน Nios II Command Shell ให้ไปที่ /script และรันซอร์ส build_sw.sh
3. ตรวจสอบให้แน่ใจว่าเป็น .elf file ถูกสร้างขึ้นใน /ซอฟต์แวร์/ dp_demo.
4. ดาวน์โหลด .elf ที่สร้างขึ้น file ลงใน FPGA โดยไม่ต้องคอมไพล์ .sof ใหม่ file โดยรันสคริปต์ต่อไปนี้: nios2-download /software/dp_demo/*.elf
5. กดปุ่มรีเซ็ตบนบอร์ด FPGA เพื่อให้ซอฟต์แวร์ใหม่มีผล

1.6. DisplayPort Intel FPGA IP Design เช่นampพารามิเตอร์
ตารางที่ 2. การออกแบบ DisplayPort Intel FPGA IPampข้อจำกัด QSF สำหรับอุปกรณ์ Intel Agilex Ftile

ข้อจำกัด QSF	คำอธิบาย
set_global_assignment -ชื่อ VERILOG_MACRO “__DISPLAYPORT_support__=1”	ตั้งแต่ Quartus 22.2 เป็นต้นไป ข้อจำกัด QSF นี้จำเป็นต่อการเปิดใช้งานโฟลว์ SRC (Soft Reset Controller) แบบกำหนดเองของ DisplayPort

ตารางที่ 3. การออกแบบ DisplayPort Intel FPGA IPampพารามิเตอร์ le สำหรับอุปกรณ์ Intel Agilex F-tile

พารามิเตอร์	ค่า	คำอธิบาย
การออกแบบที่มีอยู่เช่นample
เลือกดีไซน์	•ไม่มี •DisplayPort SST Parallel Loopback โดยไม่มี PCR •DisplayPort SST Parallel Loopback พร้อมอินเทอร์เฟซวิดีโอ AXIS	เลือกการออกแบบ เช่นampไฟล์ที่จะสร้างขึ้น • ไม่มี: ไม่มีการออกแบบ เช่นample พร้อมใช้งานสำหรับการเลือกพารามิเตอร์ปัจจุบัน •DisplayPort SST Parallel Loopback ที่ไม่มี PCR: การออกแบบนี้เช่นampสาธิตการวนกลับแบบขนานจากแหล่ง DisplayPort ไปยังแหล่งที่มาของ DisplayPort โดยไม่มีโมดูล Pixel Clock Recovery (PCR) เมื่อคุณเปิดใช้พารามิเตอร์ Enable Video Input Image Port •DisplayPort SST Parallel Loopback พร้อม AXIS Video Interface: การออกแบบนี้เช่นample สาธิตการวนกลับแบบขนานจาก DisplayPort sink ไปยังแหล่ง DisplayPort ด้วยอินเทอร์เฟซ AXIS Video เมื่อเปิดใช้งาน Active Video Data Protocols ถูกตั้งค่าเป็น AXIS-VVP Full
การออกแบบอดีตample Files
การจำลอง	เปิด, ปิด	เปิดตัวเลือกนี้เพื่อสร้างสิ่งที่จำเป็น files สำหรับโต๊ะทดสอบจำลอง
สังเคราะห์	เปิด, ปิด	เปิดตัวเลือกนี้เพื่อสร้างสิ่งที่จำเป็น files สำหรับการคอมไพล์ Intel Quartus Prime และการออกแบบฮาร์ดแวร์
รูปแบบ HDL ที่สร้าง
สร้าง File รูปแบบ	เวอริล็อก, วีเอชดีแอล	เลือกรูปแบบ HDL ที่คุณต้องการสำหรับการออกแบบที่สร้างขึ้น เช่นample fileชุด. หมายเหตุ: ตัวเลือกนี้กำหนดรูปแบบสำหรับ IP ระดับบนสุดที่สร้างขึ้นเท่านั้น fileส. อื่น ๆ ทั้งหมด files (เช่น เช่นampม้านั่งทดสอบและระดับสูงสุด fileสำหรับการสาธิตฮาร์ดแวร์) อยู่ในรูปแบบ Verilog HDL
ชุดพัฒนาเป้าหมาย
เลือกบอร์ด	•ไม่มีชุดพัฒนา •Intel Agilex I-ซีรี่ส์ ชุดพัฒนา	เลือกบอร์ดสำหรับการออกแบบเป้าหมายเช่นampเล.

พารามิเตอร์	ค่า	คำอธิบาย
		•ไม่มีชุดพัฒนา: ตัวเลือกนี้ไม่รวมฮาร์ดแวร์ทั้งหมดสำหรับการออกแบบ เช่นampเลอ แกน P ตั้งค่าการกำหนดพินทั้งหมดเป็นพินเสมือน •Intel Agilex I-Series FPGA Development Kit: ตัวเลือกนี้จะเลือกอุปกรณ์เป้าหมายของโครงการโดยอัตโนมัติเพื่อให้ตรงกับอุปกรณ์ในชุดพัฒนานี้ คุณสามารถเปลี่ยนอุปกรณ์เป้าหมายได้โดยใช้พารามิเตอร์ Change Target Device หากการแก้ไขบอร์ดของคุณมีอุปกรณ์ที่แตกต่างกัน แกน IP ตั้งค่าการกำหนดพินทั้งหมดตามชุดการพัฒนา หมายเหตุ: การออกแบบเบื้องต้น เช่นample ไม่ได้รับการตรวจสอบการทำงานบนฮาร์ดแวร์ในการเปิดตัว Quartus นี้ •ชุดพัฒนาแบบกำหนดเอง: ตัวเลือกนี้ช่วยให้สามารถออกแบบได้เช่นample ได้รับการทดสอบบนชุดพัฒนาของบุคคลที่สามด้วย Intel FPGA คุณอาจต้องตั้งค่าการกำหนดพินด้วยตัวคุณเอง
อุปกรณ์เป้าหมาย
เปลี่ยนอุปกรณ์เป้าหมาย	เปิด, ปิด	เปิดใช้ตัวเลือกนี้และเลือกรุ่นอุปกรณ์ที่ต้องการสำหรับชุดพัฒนา

การออกแบบลูปแบ็คแบบขนาน เช่นampเลส

การออกแบบ DisplayPort Intel FPGA IP เช่นampสาธิตการวนกลับแบบขนานจากอินสแตนซ์ DisplayPort RX ไปยังอินสแตนซ์ DisplayPort TX โดยไม่ต้องใช้โมดูล Pixel Clock Recovery (PCR)
ตารางที่ 4. การออกแบบ DisplayPort Intel FPGA IPampไฟล์สำหรับอุปกรณ์ Intel Agilex F-tile

การออกแบบอดีตample	การกำหนดชื่อ	อัตราข้อมูล	โหมดช่อง	ประเภทย้อนกลับ
DisplayPort SST ลูปแบ็คแบบขนานโดยไม่มี PCR	ดิสเพลย์พอร์ต SST	อาร์บีอาร์, HRB, HRB2, HBR3	ซิมเพล็กซ์	แบบขนานที่ไม่มี PCR
DisplayPort SST วนกลับแบบขนานพร้อมอินเทอร์เฟซวิดีโอ AXIS	ดิสเพลย์พอร์ต SST	อาร์บีอาร์, HRB, HRB2, HBR3	ซิมเพล็กซ์	ขนานกับอินเทอร์เฟซวิดีโอ AXIS

2.1. Intel Agilex F-tile DisplayPort SST การออกแบบลูปแบ็คแบบขนาน คุณสมบัติ
การออกแบบลูปแบ็คแบบขนาน SST เช่นampแสดงให้เห็นถึงการส่งกระแสข้อมูลวิดีโอเดียวจาก DisplayPort sink ไปยังแหล่ง DisplayPort
อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมายอื่นๆ ของ Intel เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของ FPGA และผลิตภัณฑ์เซมิคอนดักเตอร์ตามข้อกำหนดปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบ Intel จะไม่รับผิดชอบหรือรับผิดใด ๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใด ๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ตกลงไว้อย่างชัดแจ้งเป็นลายลักษณ์อักษรโดย Intel ขอแนะนำให้ลูกค้า Intel ขอรับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่และก่อนทำการสั่งซื้อผลิตภัณฑ์หรือบริการ *ชื่อและแบรนด์อื่น ๆ อาจเป็นทรัพย์สินของผู้อื่น
ลงทะเบียน ISO 9001: 2015
รูปที่ 6 Intel Agilex F-tile DisplayPort SST Parallel Loopback ที่ไม่มี PCR

• ในรูปแบบนี้ พารามิเตอร์แหล่งที่มาของ DisplayPort, TX_SUPPORT_IM_ENABLE จะเปิดอยู่ และใช้อินเทอร์เฟซภาพวิดีโอ
• ซิงก์ DisplayPort รับการสตรีมวิดีโอและหรือเสียงจากแหล่งวิดีโอภายนอก เช่น GPU และถอดรหัสเป็นอินเทอร์เฟซวิดีโอแบบขนาน
• เอาต์พุตวิดีโอ DisplayPort sink ขับอินเทอร์เฟซวิดีโอต้นทาง DisplayPort โดยตรงและเข้ารหัสไปยังลิงก์หลักของ DisplayPort ก่อนส่งไปยังจอภาพ
• IOPLL ขับเคลื่อนทั้งซิงก์ DisplayPort และนาฬิกาวิดีโอต้นทางที่ความถี่คงที่
• หากพารามิเตอร์ MAX_LINK_RATE ของ DisplayPort sink และแหล่งที่มากำหนดค่าเป็น HBR3 และกำหนดค่า PIXELS_PER_CLOCK เป็น Quad นาฬิกาวิดีโอจะทำงานที่ 300 MHz เพื่อรองรับอัตราพิกเซล 8Kp30 (1188/4 = 297 MHz)

รูปที่ 7 Intel Agilex F-tile DisplayPort SST Parallel Loopback พร้อมวิดีโอ AXIS อินเทอร์เฟซ

• ในตัวแปรนี้ พารามิเตอร์ต้นทางและซิงก์ของ DisplayPort เลือก AXIS-VVP FULL ใน เปิดใช้งานโปรโตคอลข้อมูลวิดีโอที่ใช้งานอยู่ เพื่อเปิดใช้งาน Axis Video Data Interface
• ซิงก์ DisplayPort รับการสตรีมวิดีโอและหรือเสียงจากแหล่งวิดีโอภายนอก เช่น GPU และถอดรหัสเป็นอินเทอร์เฟซวิดีโอแบบขนาน
• DisplayPort Sink แปลงสตรีมข้อมูลวิดีโอเป็นข้อมูลแกนวิดีโอและขับเคลื่อนอินเทอร์เฟซข้อมูลวิดีโอแกนต้นทางของ DisplayPort ผ่าน VVP Video Frame Buffer DisplayPort Source แปลงข้อมูลแกนวิดีโอเป็นลิงก์หลักของ DisplayPort ก่อนส่งไปยังจอภาพ
• ในรูปแบบการออกแบบนี้มีนาฬิกาวิดีโอหลักสามแบบ ได้แก่ rx/tx_axi4s_clk, rx_vid_clk และ tx_vid_clk axi4s_clk ทำงานที่ 300 MHz สำหรับทั้งโมดูล AXIS ใน Source และ Sink rx_vid_clk รันไปป์ไลน์ DP Sink Video ที่ 300 MHz (เพื่อรองรับความละเอียดสูงสุด 8Kp30 4PIPs) ในขณะที่ tx_vid_clk รันไปป์ไลน์ DP Source Video ที่ความถี่ Pixel Clock จริง (หารด้วย PIP)
• ตัวแปรการออกแบบนี้จะกำหนดค่าความถี่ tx_vid_clk โดยอัตโนมัติผ่านการเขียนโปรแกรม I2C ไปยัง SI5391B OSC บนบอร์ด เมื่อการออกแบบตรวจพบสวิตช์ในความละเอียด
• รูปแบบการออกแบบนี้แสดงเฉพาะจำนวนความละเอียดที่กำหนดไว้ล่วงหน้าในซอฟต์แวร์ DisplayPort กล่าวคือ:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. โครงการตอกบัตร
รูปแบบการตอกบัตรแสดงโดเมนนาฬิกาในการออกแบบ DisplayPort Intel FPGA IP เช่นampเล.
รูปที่ 8 แผนการตอกบัตร Intel Agilex F-tile DisplayPort Transceiverตารางที่ 5. สัญญาณวงจรการตอกบัตร

นาฬิกาในไดอะแกรม	คำอธิบาย
SysPLL อ้างอิง	นาฬิกาอ้างอิง F-tile System PLL ซึ่งสามารถเป็นความถี่สัญญาณนาฬิกาใดๆ ที่หารด้วย System PLL สำหรับความถี่เอาต์พุตนั้น ในการออกแบบนี้เช่นample, system_pll_clk_link และ rx/tx refclk_link ใช้ refclk 150 MHz เดียวกัน

นาฬิกาในไดอะแกรม	คำอธิบาย
	ต้องเป็นนาฬิกาที่ทำงานฟรีซึ่งเชื่อมต่อจากพินนาฬิกาอ้างอิงตัวรับส่งสัญญาณเฉพาะไปยังพอร์ตนาฬิกาอินพุตของ IP นาฬิกาอ้างอิงและ PLL ของระบบ ก่อนที่จะเชื่อมต่อพอร์ตเอาต์พุตที่สอดคล้องกับ DisplayPort Phy Top หมายเหตุ: สำหรับการออกแบบนี้เช่นample กำหนดค่า Clock Controller GUI Si5391A OUT6 เป็น 150 MHz
ลิงค์ระบบ pll clk	ความถี่เอาต์พุต System PLL ขั้นต่ำเพื่อรองรับอัตรา DisplayPort ทั้งหมดคือ 320 MHz การออกแบบนี้เช่นample ใช้ความถี่เอาต์พุต 900 MHz (สูงสุด) เพื่อให้ SysPLL refclk สามารถแชร์กับ rx/tx refclk_link ซึ่งเป็น 150 MHz
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR และ Tx PLL Link refclk ซึ่งกำหนดไว้ที่ 150 MHz เพื่อรองรับอัตราข้อมูล DisplayPort ทั้งหมด
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Speed ​​Clock กับนาฬิกา DisplayPort IP core ความถี่เทียบเท่ากับอัตราข้อมูลหารด้วยความกว้างของข้อมูลคู่ขนาน Exampเลอ: ความถี่ = อัตราข้อมูล / ความกว้างของข้อมูล = 8.1G (HBR3) / 40 บิต = 202.5 MHz

2.3. ม้านั่งทดสอบจำลอง
ม้านั่งจำลองจำลองการวนกลับอนุกรมของ DisplayPort TX ไปยัง RX
รูปที่ 9 DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagramตารางที่ 6. ส่วนประกอบของ Testbench

ส่วนประกอบ	คำอธิบาย
เครื่องกำเนิดรูปแบบวิดีโอ	ตัวสร้างนี้สร้างรูปแบบแถบสีที่คุณสามารถกำหนดค่าได้ คุณสามารถกำหนดพารามิเตอร์เวลาของรูปแบบวิดีโอได้
การควบคุมโต๊ะทดสอบ	บล็อกนี้ควบคุมลำดับการทดสอบของการจำลองและสร้างสัญญาณกระตุ้นที่จำเป็นไปยังแกน TX บล็อกควบคุม testbench ยังอ่านค่า CRC จากทั้งแหล่งที่มาและแหล่งเก็บเพื่อทำการเปรียบเทียบ
ตัวตรวจสอบความถี่นาฬิกาความเร็ว RX Link	ตัวตรวจสอบนี้ตรวจสอบว่าความถี่สัญญาณนาฬิกาที่กู้คืนของตัวรับส่งสัญญาณ RX ตรงกับอัตราข้อมูลที่ต้องการหรือไม่
ตัวตรวจสอบความถี่สัญญาณนาฬิกาความเร็ว TX Link	ตัวตรวจสอบนี้ตรวจสอบว่าความถี่สัญญาณนาฬิกาที่กู้คืนตัวรับส่งสัญญาณ TX ตรงกับอัตราข้อมูลที่ต้องการหรือไม่

Testbench จำลองทำการตรวจสอบต่อไปนี้:
ตารางที่ 7. การตรวจสอบ Testbench

เกณฑ์การทดสอบ	การตรวจสอบ
• การฝึกอบรมการเชื่อมโยงที่อัตราข้อมูล HBR3 • อ่านการลงทะเบียน DPCD เพื่อตรวจสอบว่าสถานะ DP ตั้งค่าและวัดความถี่ทั้ง TX และ RX Link Speed ​​หรือไม่	รวมตัวตรวจสอบความถี่เพื่อวัดความเร็วลิงค์ เอาต์พุตความถี่ของสัญญาณนาฬิกาจากตัวรับส่งสัญญาณ TX และ RX
• เรียกใช้รูปแบบวิดีโอจาก TX ถึง RX • ตรวจสอบ CRC สำหรับทั้งต้นทางและปลายทางเพื่อตรวจสอบว่าตรงกันหรือไม่	• เชื่อมต่อตัวสร้างรูปแบบวิดีโอกับแหล่ง DisplayPort เพื่อสร้างรูปแบบวิดีโอ • ถัดไป ตัวควบคุม Testbench จะอ่านทั้งแหล่งที่มาและ Sink CRC จากการลงทะเบียน DPTX และ DPRX และเปรียบเทียบเพื่อให้แน่ใจว่าค่า CRC ทั้งสองเหมือนกัน หมายเหตุ: เพื่อให้แน่ใจว่ามีการคำนวณ CRC คุณต้องเปิดใช้งานพารามิเตอร์ระบบอัตโนมัติทดสอบ Support CTS

ประวัติการแก้ไขเอกสารสำหรับ F-Tile DisplayPort Intel FPGA IP Design Example คู่มือผู้ใช้

เวอร์ชันเอกสาร	รุ่น Intel Quartus Prime	IPVersion	การเปลี่ยนแปลง
2022.09.02	22.	20.0.1	•เปลี่ยนชื่อเอกสารจาก DisplayPort Intel Agilex F-Tile FPGA IP Design Exampคู่มือผู้ใช้ F-Tile DisplayPort Intel FPGA IP Designampคู่มือผู้ใช้. •เปิดใช้งานการออกแบบวิดีโอ AXIS เช่นampตัวแปรเลอ • นำการออกแบบ Static Rate ออกและแทนที่ด้วย Multi Rate Design เช่นampเล. •ลบหมายเหตุใน DisplayPort Intel FPGA IP Design Example คู่มือเริ่มต้นใช้งานฉบับย่อที่ระบุว่าซอฟต์แวร์ Intel Quartus Prime 21.4 รองรับเฉพาะการออกแบบเบื้องต้นเท่านั้นampเลส. •แทนที่ตัวเลขโครงสร้างไดเร็กทอรีด้วยตัวเลขที่ถูกต้อง • เพิ่มส่วนการสร้าง ELF ใหม่ File ภายใต้การคอมไพล์และทดสอบการออกแบบ • อัปเดตส่วนข้อกำหนดฮาร์ดแวร์และซอฟต์แวร์เพื่อรวมฮาร์ดแวร์เพิ่มเติม ความต้องการ.
2021.12.13	21.	20.0.0	การเปิดตัวครั้งแรก

อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมาย Intel อื่นๆ เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของผลิตภัณฑ์ FPGA และเซมิคอนดักเตอร์ตามข้อมูลจำเพาะปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบล่วงหน้า Intel ไม่รับผิดชอบหรือรับผิดใดๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใดๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ Intel ตกลงเป็นลายลักษณ์อักษรโดยชัดแจ้ง ขอแนะนำให้ลูกค้าของ Intel ได้รับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่ใดๆ และก่อนที่จะทำการสั่งซื้อผลิตภัณฑ์หรือบริการ
*ชื่อและยี่ห้ออื่น ๆ อาจถูกอ้างสิทธิ์โดยถือเป็นทรัพย์สินของผู้อื่น
ลงทะเบียน ISO 9001: 2015

เวอร์ชั่นออนไลน์
ส่งคำติชม
ยูจี-20347
รหัส : 709308
เวอร์ชัน : 2022.09.02

เอกสาร / แหล่งข้อมูล

การออกแบบ Intel F-Tile DisplayPort FPGA IPample [พีดีเอฟ] คู่มือการใช้งาน การออกแบบ F-Tile DisplayPort FPGA IPample, F-Tile DisplayPort, DisplayPort, FPGA IP Design เช่นampเลอ, IP Design Exampเลอ, UG-20347, 709308

อ้างอิง

• คู่มือการใช้งาน